数字电路期末考试题答案.doc

上传人:h**** 文档编号:1371496 上传时间:2019-02-23 格式:DOC 页数:8 大小:299KB
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1、一、 回答下列问题( 20 分) 1 (8A.25)16=(10001010.00100101)(2)=138.14453125(10) =000100111000.000101000100(8421BCD) 2 用公式化简法化简函数表达式 DBAA B DDBCBDAY BABCBD)DADCD(BDBADBCBDDBAA B DDBCBDAY3 试用( 4 2 )片 256 16 位的 SRAM 芯片,并选用( 2-4 线 )译码器组成存储容量为 1024 32 位的 RAM 存储器。 4 A/D 转换过程的四个步骤是( 取样 -保持 -量化 -编码 )。 5 写出下图表达式, 画 出 输

2、出波形 。 41n431n321n211n1 QQQQQQQQ 6分别写出下图 Y1、 Y2 和 Y3 的最小项表达式。 CABCBAYA B CCBACBAYA B CDBABCADBAY321 7 求下式的对偶 式 和反 演式 Y=A(BC+B(C+D) )DCB)(CB(AY)DCB)(CB(AY)DC(BCBAY二、 解答下列问题 ( 20 分) 1用卡诺图化简逻辑函数并分别写出最简的“与非”式和“ 与 或非”式。 Y= m(1,3,7,9,11,12,14,15)+d(6) DCBDADBYDCBDADBYDABDBCDYDABDBCDY2画出下图电路输出波形,两个触发器均为边沿触发

3、器。 三、设计电路( 20 分) 1用 74160 芯片和适当的门电路设计 60 进制 计数器,要有进位输出端。 CLK RD LD EP ET 工作状态 0 1 1 1 1 0 1 1 1 0 1 0 1 1 置零 预置数 保持 保持 C=0 计数 2 用双四选一数据选择器实现 一位全减器电路。 要写真值表和逻辑函数式,画电路图。 设 A、 B 为被减数和减数 。 A B CBCACBACBAC A B CCBACBACBAD O A B Ci D Co 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 1 1 1 1 0 1 1 0 0

4、 0 0 0 1 1 四、 按照下图用 J-K 触发器设计一个可控加减法计数器,要求写出状态方程,驱动方 程和输出方程。 不 要求 画电路图。 ( 10 分) A Q2 Q1 Qn+12 Qn+11 Y 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 1 1 0 1 1 0 0 1 1 0 0 0 1 1 0 0 0 0 1 1 0 0 0 121211n1211211121212121n2QQAQQAYQQQ)AQQA(Q)QAQA(QAQQQAQQAQQAQ1KAQQAK1JQAQAJ11121112 五、回答下列问题( 20 分) 1

5、555 定时器接成的电路如图,说出电路的名称,画 出电路的输出波形 ,如果 3 个分压电阻都是 5k 欧姆,写出回差电压的公式和值 。 正向阈值电压 VT+=2/3VDD 负向阈值电压 VT-=1/3VDD 回差电压 VT=VT+-VT-=1/3VDD 2用 PLA 阵列设计一位全加器 。 要求写真值表,逻辑函数式,画阵列图。 A、 B为加数, CI 为低位进位, S 为本位和, CO 为高位进位。 S= m(1,2,4,7)= A B CCBACBACBA CO= m(3,5,6,7)=AC+BC+AB 六、下图所示的 电路是由二进制加法计数器、 3 线 -8 线译码器和 S-R 锁存器构成

6、的一个宽度可调的脉冲发生器。 1求 S-R 锁存器 Q 端输出 波形 (周期)是计数脉冲 CLK 周期的 多少 倍 ?画出 S-R锁存器 Q 端 的输出波形。 2如果将 S-R 锁存器 Q 端输出 波形 周期 减小一倍,应该如何调整电路连接? 计数器的初始状态 Q2Q1Q0=000( 10 分) A B Ci S Co 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1 Q 输出是 8 分频 周期是 8 倍 如果改为 4 倍, DS 接 Y2、 Y6, DR 接 Y0、 Y4 或断开 Q2, DS 接 Y2, DR 接 Y0

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