74ls74 锁存器.doc

1、 第三部分 时序逻辑电路 导读 : 如果电路在某一时刻的输出状态不仅取决于电路在这一时刻的输入状态，而且与电路过去的状态有关，也就是说电路具有了记忆功能，这种电路就叫做时序逻辑电路。时序逻辑电路中能够完成记忆功能的电路叫做触发器，它是最重要、最基本的时序单元电路，所以，在第 7章中将首先介绍常用触发器的逻辑功能、电路结构、工作原理、特性及其描述方法等。触发器和组合电路可以组成多种时序逻辑单元电路，如计数器、移位寄存器、随机存储器等，在第 8 章中将介绍这些电路芯片的工作原理、电路组成、分析和设计方法等， 同时介绍可编程时序逻辑器件及其在数字系统设计中的应用。 7 触发器 本章将按照触发器的功能

2、分类介绍触发器的电路组成、工作原理、逻辑符号、特性描述等，其中包括 RS触发器、 D触发器、 JK触发器、 T及 T触发器、施密特触发器、单稳态触发器和无稳态单元 定时器等。 7.1 RS触发器 7.1.1 基本 RS触发器 我们知道， 1个 非门 ，入高出低，入低出高；把 2个 非门 串联起来，如图 7.1.1-1(a)所示，则入高出高，入低出低；如果象图 7.1.1-1(b)中的虚线那样再把与输入信号 S同为高（或低 ）电平的输出信号 Q引回到输入端并迅速移去输入信号，则电路必将永久锁定并保存原来的输入状态，所以，这种电路称为锁存器。锁存器中的 2个 非门 总是 1个导通另 1个关断，只有

3、这两种稳定状态，因此锁存器也叫做双稳态。在一种稳态下，输出处于高电平，即 Q=1，我们说电路为 1状态；在另一种稳态下，输出处于低电平，即 Q=0，我们说电路为 0状态；这样，我们就可以用锁存器保存数字 0和 1了。 1个用 或非门 接成 非门 而组成的锁存器电路如图 7.1.1-1(c)所示，如果将图 (c)中的 2 个或非门 交叉耦合，画成如图 (d)所示形式，并将 或非门 的 2个输入端分开且令 R端和 S端皆140 第三部分 时序逻辑电路 为低电平 0，则图 (d)与图 (c)是一样的，仍是 1个锁存器电路，同时，我们还可以通过改变R、 S 的状态，改变电路的状态。比如，现在 Q=1，

4、如果 R 端变为高电平而 S 保持低电平不变，则输出 Q就将变为低电平 0，即使 R端重新回到低电平， Q仍将保持低电平不变。我们把用 R、 S信号改变电路状态的操作称为触发，因而，锁存器也叫做触发器。 图 7.1.1-1 基本 RS-触发器 (a)2个非门串联 (b)加正反馈构成锁存器 (c)用 2个或非门构成锁存器 (d)2个或非门交叉耦合构成 RS-触发器 (e)RS-触发器的电路符号 图 7.1.1-1(d)所示触发器的状态随 R、 S改变的情况详述如下。 设触发器现在的状态为 Qn（简称为现态）， R 或 S 触发之后电路保存下来的新状态为Qn+1（简称为次态），则触发器的次态与触发

5、信号 R、 S和现态 Qn之间的关系有以下 4种情况： （ 1） R=0且 S=0时。 触发器将如上所述处于锁定状态，即保持原状态不变， Qn+1=Qn。 （ 2） R=0且 S=1时。 不管触发器的现态如何，只要 S=1，门 G2的输出 Q 一定变为 0；又由于 R=0，所以门G1的输入全部为低电平 0，因而 Qn+1=1。这就是说，只要 S=1 且 R=0，触发器将置 1。此操作称为触发器置位或置数（ Set）。 （ 3） R=1且 S=0时。 不管触发器的现态如何，只要 R=1， Q 端一定变为 0，即 Qn+1=0。此操作称为触发器复位或清零（ Reset）。所以这种触发器既能置位也能

6、复位，故称复位置位触发器，简称 RS触发器。 （ 4） R=1且 S=1时。 在 R、 S同时为高电平 1期间， Q和 Q 端同时为高电平，失去了二 者之间的互补关系；当 R、 S信号同时去掉（即同时回到低电平 0）时，输出状态将难以确定，所以，这种情况应当不使用、不允许或者尽量避免。 1 2 3 4ABCD4321DCBATitleNumber RevisionSizeBDate: 26-Aug-2000 Sheet of File: D:T_sdnt_sdn71101.sch Drawn By:RQ2G2(c)0(d)SGG111Q(e)1GQQS1G1G(b)(a)2G1G 2S Q01

7、SRQQS1 111第 7章 触发器 141 以上 4 种情况已汇总在表 7.1.1-1 中，此表称为 RS 触发器的功能表或特性表。用图7.1.1-2所示的卡诺图化简，得 Qn+1=S+R Qn （ 7.1.1-1a） SR=0 （ 7.1.1-1b） 式（ 7.1.1-1）称为 RS 触发器的特性方程，其中式（ 7.1.1-1b）称为约 束方程。特性表、特性方程和以后将要讲到的状态表、状态转换图是描述触发器功能的主要方法，有时还会用到波形图（或称时序图）。 表 7.1.1-1 RS 触发器的特性表 RS 触发器也可以用 与非门 构成，如图 7.1.1-3(a)所示，其特性表和特性方程与上述

8、相同，只是由于 与非门 是低电平信号起作用，所以触发信号用 R 、 S 表示，电路符号如图7.1.1-3(b)所示，图中 2 个输入端处的小圆圈“ ”表示低电平触发有效。用高电平触发的RS触发器的电路符号如图 7.1.1-1(e)所示。电路符号中有 2个输出端，其中有“ ”的输出端是互补输出 Q 。 图 7.1.1-3 用与非门构成的基本 RS触发器 (a)电路 (b)低电平触发的 RS-触发器的电路符号 7.1.2 同步 RS触发器 基本 RS触发器实现了状态锁存并能用触发信号改变状态，从而使电路具有记忆功能。但是有 3个问题需要解决，第一，不能与系统的其它部分同步工作；第二， R、 S不能

9、同时Y RS Qn 00 01 11 10 0 1 0 1 0 1 1 0 输 入 输 出 R S Qn Qn+1 0 0 0 0 保持 0 0 1 1 0 1 0 1 置 1 0 1 1 1 1 0 0 0 清 0 1 0 1 0 1 1 0 ? 不定 1 1 1 ? 图 7.1.1-2 RS触发器的状态卡诺图 1 2 3 4ABCD4321DCBATitleNumber RevisionSizeBDate: 13-Feb-2000 Sheet of File: D:t_sdt_sd51103.sch Drawn By:RS QQ(b)(a)&SRQQRS142 第三部分 时序逻辑电路 为

10、1；第三，怕干扰。 在数字电路或数字系统中，各个部分必须同步协调工作。而基本 RS触发器的特点是，输入一到达输出立即改变状态。那么，怎样才能使基本 RS 触发器具有同步功能呢？ 大家知道， 1个 与门 ，设有 2个输入 S、 CP， CP=0时， 与门 输出恒等于 0，好象门被关闭，无论 S 怎样变化，输出都不受 S 的影响；而当 CP=1 时， 与门 的输出恒等于 S，好象门已经打开，输出始终跟随 S变化。根据这一思路，在基本 RS 触发器 R、 S输入端各加1个 与门 ，并用 CP信号进行控制，如图 7.1.2-1(a)所示，这就是同步 RS触发器。工作原理如下： CP=0 时，门 G3、

11、 G4被封锁， G3、 G4输出均为低电平 0，输入信号 R、 S 不能到达基本 RS触发器的输入端，触发器保持原状态；当 CP=1时，门 G3、 G4打开，输入信号 R、S到 达基本 RS触发器的输入端，情况与图 7.1.1-1(d)的基本 RS触发器完全一样，特性方程与式（ 7.1.1-1）相同，特性表如表 7.1.2-1所示，电路符号给出在图 7.1.2-1(b)中，其中同步控制信号称为时钟脉冲 CP（ Clock Pulse）。所以同步 RS触发器也叫做钟控 RS 触发器。 图 7.1.2-1 用与门 -或非门构成的同步 RS触发器 (a)电路 (b)电路符号 1 个用 与非门 构成的

12、同步 RS 触发器如图 7.1.2-2(a)所示，为使用方便，图中加了直接复位端 DR 和直接置位端 DS （亦称异步复位、异步置位端），其功能是，不管有无 CP 信号，也不管 R或 S状态如何，只要 DR 或 DS 端为低电平，触发器即被强行复位或置位。有直接复位、置位端时，同步 RS 触发器的电路符号如图 7.1.2-2(b)所示。 例 7.1.2-1 已知图 7.1.2-2(a)所示同步 RS触发器的 CP脉冲和 S、 R输入信号波形如图 7.1.2-3所示，试画出输出 Q、 Q 的波形。设 Q的初始状态为 0， DS 、 DR 为高电平。 解： 在 t1之前， CP 脉冲没有到达，输出

13、 Q 为初始状态 0（图中标 注为“初态”）， Q 为高电平。 在 t1时，第 1个 CP到达，在 CP=1期间， S=1、 R=0，触发器置 1； CP脉冲结束之后，触发器仍锁定为 1状态（图中标注为“置 1”），故 Q=1、 Q =0。 在 t2时，第 2个 CP到达， CP=1期间， S=0、 R=1，触发器置 0； CP脉冲结束之后，Q仍锁定为 0状态（图中标注为“置 0”）， Q =1。 在 t3 t4期间， CP=1、 S=1、 R=1，所以 Q和 Q 同时为高电平 1（图中标注为“病态”）。 输 入 输出 CP R S Qn Qn+1 0 0 0 0 1 1 1 0 0 0 0

14、1 0 0 1 1 1 0 1 0 1 1 0 1 1 1 1 1 0 0 0 1 1 0 1 0 1 1 1 0 ? 1 1 1 1 ? 表 7.1.2-1 同步 RS 触发器的功能表 1 2 3 4ABCD4321DCBATitleNumber RevisionSizeBDate: 26-Aug-2000 Sheet of File: D:T_sdnt_sdn71201.sch Drawn By:RSQQ&1S1RQQC1CP(b)(a)4G3GCP11第 7章 触发器 143 在 t4 t5期间， CP=1时， S变为 0， R=1，触发器置 0，所以 Q=0， Q =1（图中标注为“置

15、 0”）。 在 t5 t6期间， S=0、 R=0，触发器保持原状态 0不变（图中标注为“保持 0”）。 在 t6时， CP=1、 R=0、 S中有 1个正向干扰，所以触发器被置 1，即使在 CP=1期间 S返回低电平，由于 R=0， Q无法复位（图中标注为“ 1干扰”）。 在 t7 t8段保持。 在 t8时， CP=1、 S=0、 R 中 有正向干扰，所以触发器被复位为 0，“ 0 干扰”成功，与t6时“ 1干扰”情况类似。 图 7.1.2-2 用与非门构成的同步 RS 触发器 图 7.1.2-3 例 7.1.2-1电路的时序图 (a)电路 (b)电路符号 由该例可见，在 CP=0时，同步

16、RS触发器被封锁； CP=1时，同步 RS触发器同基本RS触发器相同，输入信号 R、 S可以直接影响电路的输出状态，这是这种电路的基本特点。换句话说，要想将触发器置为所需状态，必须保证 CP=1 期间输入信号状态绝对不变，否则将有可能同例 7.1.2-1中 t6、 t8时刻那样受干扰影响而导致逻辑出错。 7.1.3 主从 RS触发器 1主从 RS 触发器的提出 触发器作计数器用是触发器的重要应用之一。如果把 CP 当作被计数脉冲，把 S、 R当作控制信号，当 S=1、 R=0 时， CP 脉冲到达，触发器置 1；如果再令 S=0、 R=1，第 2个 CP脉冲到达，触发器将再次翻转并置 0；如果

17、重令 S=1、 R=0，第 3个 CP脉冲到达时，触发器便第 3 次翻转并再次置为 1 状态可见，触发器翻转的次数就是输入 CP脉冲个数的度量，所以可以用触发器作计数器用。注意， S、 R状态的改变不必人工进行，只要将S端 接 Q 、 R端接 Q即可自动进行切换，请见图 7.1.3-1(a)。 但遗憾的是，图 7.1.3-1(a)电路是不适用的，因为 Q=0时，下 1个 CP脉冲到达后经 2个门的传输延迟（ 2tpd）， Q变为高电平 1，继而门 G4封锁被解除，如果此时 CP脉冲尚末结束， CP脉冲就会经门 G4将触发器置 0；如果触发器置 0 后 CP脉冲仍末结束， Q 的高1 2 3 4

18、ABCD4321DCBATitleNumber RevisionSizeBDate: 3-Oct-2000 Sheet of File: D:T_sdnt_sdn71203.sch Drawn By:(b)1(a)t 8RtS7Qt1S1RQQC1CPSDRDSR6tCPQ5StR4Q&tQ&3DtR2tDt初初S初初1CP初初0&初初0初&0初初初0 初1初初144 第三部分 时序逻辑电路 电平使门 G3封锁再次被解除，於是 CP脉冲又经门 G3将触发器置 1如此循环往复，导致 1个宽 CP脉冲引 起触发器多次翻转，这种现象叫做“空翻”。为了克服“空翻”现象，主从结构的触发器应运而生。 2主

19、从 RS 触发器的电路结构 1个主从结构的 RS 触发器如图 7.1.3-2(a)所示，由 2个同步 RS触发器级联而成，主触发器的输出直接加到从触发器的输入端， CP反相后作为从触发器的钟控脉冲。当 CP脉冲由低电平变为高电平时， R、 S被写入主触发器；由于从触发器的钟控端此时为低电平，从触发器保持原状态不变。在 CP脉冲结束时，由高电平变为低电平，主触发器首先被封锁，从触发器的钟控端变为高电平，从而将主触发器的状态写入从触 发器。所以，如果将 Q、 Q返回 R、 S端接成计数状态时就不会发生空翻了。 图 7.1.3-1 RS触发器接成计数状态 图 7.1.3-2 主从 RS触发器及其电路

20、符号 图 7.1.3-2(b)是主从 RS触发器的电路符号，图中 CP输入端的“ ”表示输出状态变化发生在 CP 脉冲的下降边，因此负边沿称为触发器的动作沿；符号“”表示延迟输出，即输出状态的变化滞后于 CP脉冲。 图 7.1.3-2(a)所示电路，在移位寄存器（见 8.2节）电路中获得了应用（如 T4095、 T4194和 T4195等）。 7.1.4 用 RS触发器组成其它功能的触发器 用主从 RS触发器可以构成或演变成其它功能的触发器，如 D触发器、 JK触发器、 T触发器和 T触发器等。 1 T触发器 将主从 RS 触发器的 R 端接输出端 Q， S 端接 Q ，就构成了 1 个没有空

21、翻的计数器电路，每来 1个 CP脉冲触发器都翻转 1次，原来是 0翻成 1，原来是 1翻成 0，即 Qn+1= nQ (7.1.4-1) 这种触发器叫做 T触发器。 1 2 3 4ABCD4321DCBATitleNumber RevisionSizeBDate: 10-Sep-2000 Sheet of File: D:T_sdnt_sdn71301.sch Drawn By:QRQS1S1RQQC1CP&Q1&(b)&Q&4&(a)&GCP3 初初 初 初&GCP初初 初 初&S&R&第 7章 触发器 145 2 JK 触发 器 如果将主从 RS触发器接成 T触发器，然后再在原来的 R、

22、S处引出信号输入端 J、 K，如图 7.1.4-1(a)所示，这种触发器就叫做 JK 触发器。不难看出，它与主从 RS 触发器的工作原理是一样的，只是在 J=1、 K=1时变成为 T触发器，其功能表如表 7.1.4-1所示，从表中可得特性方程为 Qn+1=J nQ +K Qn (7.1.4-2) JK触 发器的电路符号如图 7.1.4-1(b)所示 。 当然，也可以在 R、 S处多引出几个 J或 K信号输入端， 1个 2J、 2K输入的 JK触发器电路符号如图 7.1.4-1(c)所示 。 图 7.1.4-1 主从 JK触发器 (a)电路 (b)电路符号 (c)2个 J、 2个 K输入的 JK

23、触发器的电路符号 3 T 触发器 如果将 JK触发器的 J、 K端短接在一起，并令为 T，如图 7.1.4-2所示，就得到 1个 T触发器。其功能是，当 T=0时，触发器被封锁，保持原状态；当 T=1时，变为 T触发器。T触发器常称为可控（条件）计数器。将 J=K=T 代入式 (7.1.4-2)，可得 T 触发器的特性方程为 Qn+1 = T nQ +T Qn (7.1.4-3) 4 D 触发器 如果令 J=D， K=D ，如图 7.1.4-3所示，其功能就是 1个 D触发器。将 J=D、 K=D 代入式 (7.1.4-2)中，可得 D触发器的特性方程为 Qn+1=D (7.1.4-4) 1

24、2 3 4ABCD4321DCBATitleNumber RevisionSizeBDate: 17-Apr-2000 Sheet of File: D:T_sdnt_sdn71401.sch Drawn By:K1J1KQQC1CP&1J2J1K2K(c)1J1KQQC1CPJ&1Q&CPQ(b)&(a)&GH146 第三部分 时序逻辑电路 表 7.1.4-1 主从 JK触发器的功能表 该特性方程表明，电路的次态总等于输入 D的现态，但总延迟 1个 CP脉冲，故称为D（ Delay）触发器。 在集成 触发器芯片中，主要有 D触发器、 JK触发器和 RS触发器 3种。 7.2 D触发器 主从

25、JK触发器解决了空翻问题，也解决了 RS触发器中 R、 S不能同时为 1的问题。但是图 7.1.4-1 所示的主从 JK触发器和图 7.1.3-2 所示的主从 RS 触发器在 CP=1 期间怕干扰的问题依然存在，请见下面举例。 例 7.2-1 图 7.1.4-1 主从 JK触发器的 J、 K输入波形如图 7.2-1 所示，试画出触发器的输出波形 Q和 Q ， 设触发器的初始状态为 0。 解 ： 参考图 7.1.4-1。 在 t1时刻，第 1个 CP脉冲下降边到达，因 J=0、 K=0，触发器的次态应保持初始状态 0不变；但是，由于 CP=1期间，在 tA时刻 J中有 1个正向干扰，并且由于当时

26、门 G的入端全部为高电平，所以主触发器被置成 1状态， CP下降边到达后此状态即被送入从触发器中，因此，触发器实际上变成了 1状态。 在 t2时刻，第 2个 CP脉冲到达，仍然 J=0、 K=0，按理，触发器的次态应保持第 1个 CP脉冲过后遗留下来的 1 状态不变；但是，由于在 CP=1 期间，在 tB时刻 K中有 1 个正向干扰，并且此时门 H的入端全部为高电 平，所以主触发器被复位，第 2个 CP下降边到达后此状态即被送入从触发器中，因此实际上，触发器变为了 0状态。 在 t3时刻，第 3个 CP脉冲到达，因 J=0、 K=0，触发器的次态应保持第 2个 CP脉冲到达后遗留下来的状态 0

27、 不变；但由于在 CP=1 期间，在 tC时刻 J 中有 1 个干扰，主触发器被置 1，尽管在 tD时刻 K中也有 1个干扰，力图将触发器复 0，但此时门 H的入端被 CP J K Qn Qn+1 0 0 1 1 0 0 0 0 0 0 1 1 0 1 0 0 0 1 1 0 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 0 图 7.1.4-3 主从 JK触发器接成 D触发器 1 2 3 4ABCD4321DCBATitleNumber RevisionSizeBDate: 30-Jul-2000 Sheet of File: D:T_sdnt_sdn71402.sch Draw

28、n By:1J1KQQC1CPT1J1KQQC1CPD1图 7.1.4-2 主从 JK触发器接成 T触发器 第 7章 触发器 147 图 7.2-1 主从 JK触发器的一次翻转现象 Q=0 封锁，主触发器无法复位，所以第 3 个 CP脉冲下降边到达后此状态被送入从触发器中，因此触发器又变 成了 1状态。 其它情况类同，波形图如图 7.2-1所示 。 由上例可以得出结论：如果根据 CP 脉冲动作沿到达时的输入状态判断，主从触发器的次态应保持原状态 0 时，则 CP=1 期间的 J 干扰会引起逻辑错误；如果次态应保持原状态 1时，则 K干扰会引起逻辑错误。这种现象称为触发器的 1次翻转现象。同时，

29、我们还得到以下启示：如果触发器的状态仅仅取决于 CP 脉冲边沿到达时的输入状态，而与其它时刻的输入状态无关，触发器的抗干扰能力就会大大提高。下面给出的 2 种触发器就是根据这一思想提出的， 1种是维持阻塞 D触发器，另 1种是 主从 D触发器，它们也可称为边沿触发器。 7.2.1 维持阻塞 D 触发器 维持阻塞 D触发器电路如图 7.2.1-1(a)所示，其结构简单，构思巧妙，抗干扰性能好，典型芯片如 74LS74（ T4074）等。工作原理可概括为以下 3句话： 令 DR = DS =1，即图中 3条虚线所示的直接置位、直接复位电路暂且不看。 （ 1） CP=0时， Q维持原状态不变。 CP

30、=0时，门 G3、 G4被封锁， Q3=Q4=1，所以门 G1、 G2组成的基本 RS触发器保持原状态；同时门 G5、 G6被打开，输入信号 D 经门 G6取反后到达门 G4的输入端，再经门 G5取反后到达门 G3的输入端，等待送入。 1 2 3 4ABCD4321DCBATitleNumber RevisionSizeBDate: 26-Aug-2000 Sheet of File: D:T_sdnt_sdn7201.sch Drawn By:Kt1tQtt EJ3CCP4t4#B tA t3#tQt22#t Ft D1#148 第三部分 时序逻辑电路 图 7.2.1-1 维持阻塞 D触发器

31、 (a)电路 (b)电路符号 (c)双 D触发器 LS74的电路符号 (d)功能表 （ 2） CP=1时，若 D=1，则 Qn+1=D=1，并立即封锁干扰通路。 CP由 0 变为 1 时（即在 CP脉冲的上升边），门 G3、 G4的封锁被解除，等在 G3门口的信号 D=1经 G3反相后， Q3=0，此信号有 3个流向： 向右送 G1输 入端，使输出 Q=1，由于此时 Q4=1，进而使 Q =0。 D=1，触发器置 1； 向左返回 G5输入端，关闭 G5，使后来从输入端进入的干扰不能从上方通道通过；由于该反馈线使 G3和 G5组成锁存器，维持了触发器置 1 时 Q3=0 状态，故称其为置 1 维

32、持线； 向下送门 G4输入端，封锁下方干扰通路，故称为置 1阻塞线。 （ 3） CP=1时，若 D=0，则 Qn+1=D=0，并立即封锁整个通道入口。 CP由 0变为 1时，门 G3、 G4解除封锁，若 D=0，则 G4输出 Q4=0，此信号有 2个流向： 向右送 G2输入端，使 Q =1，进而使 Q=0。 D=0，触发器置 0； 向左返回 G6输入端，关闭整个信道，同时，由于 G4和 G6组成锁存器，维持触发器置 0时 Q4=0状态，故称此反馈线为置 0维持线，同时也是置 0阻塞线。 可见，图 7.2.1-1(a)是 1个正边沿触发的维持阻塞 D触发器，其电路符号如图 7.2.1-1(b)所

33、示，图中 CP输入端符号“ ”表示边沿触发，无小圈“ ”表示是正边沿触发。 1 2 3 4ABCD4321DCBATitleNumber RevisionSizeBDate: 31-Jul-2000 Sheet of File: D:T_sdnt_sdn72101.sch Drawn By:D初初初&6L3GL初 0CP&(a)RLG6HL初 初(d)初 初QH初 1QQLQLQH5HH3GCP(b)&L(c)L初初初初G 2初初初初D&DH4GHQ&SSHG5HHR&L1DDQQC1CPSDRDSRQDH1QHHQQ初 初H初 初H4L1DDQQC1CPSDRDSRDQQCPDDSR121112221122(4)(3)(2)(1)(10)(11)(12)(13)(5)(6)(9)(8)LS74