1、转至 http:/ NiosII 代替 SignalTap 来监测 FPGA 内部数据SignalTap 在 FPGA 设计时常常作为在线调试工具来使用，但大家在使用它的时候都有一种感觉这东西太慢，消耗太大的资源。慢，并不是说它跑得慢，而是每次修改参数变量就得重新编译一次，而编译就让我们感觉没操作一次就要花相当多的时间。另外，当我们需要监测很多个信号量时，需要消耗相当多的内部存储资源。所以每次只有到了实在没办法的时候才愿意去选择 SignalTap 来查内部信号量有时候真的很嫌弃它。在接触 NiosII 之后，发现这个东西还挺适合用来做一些监测工作的。方案是：通过 PIO 将需监测的信号量接入
2、到内核里，然后通过内部程序控制监测机制等，最后通过 JTAG回传到 EDS 调试窗口。（其实就是用 printf 函数打印出来监测结果）这样的好处在于：首先，Nios 内核消耗资源不多，可能就是你算法设计里的边边角角就够了；再者，FPGA 内部存储资源是有限的，但“内部”引脚可以说是无穷无尽的，所以不需要担心信号量太多而处理不过来。下面用个寄存器累加值监测的小例子来简单说明下做法。自 QuartusII 到 10.1 版本以后，便使用 Qsys 取代了 SOPC Build，在此为方便还没怎么用过 Qsys 的朋友，稍微详细得介绍下。本人使用的是 11.0 版本，先建立个工程。然后可以在 To
3、ols 里面找到 Qsys 选项，点击；其中，初始便含有 4 个信号，两个时钟 clk 两个复位 reset，这是和 SOPC 不一样的。然后可改变 clk 时钟频率参数，根据实验板上晶振或自己需求通过 FPGA 锁相环提供。随后添加 Nios 内核，先不对其进行配置，待所有组件添加完后对其进行配置，按照默认参数添加后和 SOPC 中一样，需要进行重命名。再添加存储器，在这里我们使用 FPGA 嵌入式的目的是为了更方便地监测 FPGA 内部信号量，所以数据存储器和程序存储器我们都使用 On-Chip Memory。大小可以不用很大，20k 就够了，在本例中由于没有别的需要，选的大一些64k。随
4、后添加 SYSID 和 JTAG_UART，这两个都是默认设置。最后便是 PIO 了，类型和数量视需监测信号量而定，这里需要一个 8bit 的数据 PIO 和 1bit 的中断 PIO，中断 PIO 则是用来监测信号，告诉内核什么时候该把数据打出来。（或者说，告诉内核什么时候是“有问题” 的，需要我们来监测信号）添加完各个组件后，就需要我们手动地来连接他们了。其实很简单，时钟和复位接在初始产生的 clk 和 clk_reset 上，对于 On-Chip Memory 的 s1 需要连如两组数据总线上，其它的都只需接入内核的 data_master。接好以后就可以重新配置我们的内核了：将两组 m
5、emory 都选为 On-Chip Memory。内核选择 NiosII/f，快速类型。最后，锁定 Memory 地址后，自动分配地址：System-Assign Base Address。Generate 以后就可以在顶层原理图中添加我们的内核了。如下图，在顶层原理图设计时，将被监测模块的输出信号接入 Nios 的 PIO 口，这样 FPGA 部分的电路设计就完成了，之后只需要在 EDS 中设计相应的监测软件程序，再进行调试运行就可以实现我们对 FPGA 内部数据进行监测的功能了。软件部分 EDS 的几个版本没什么太多的不一样，所以这部分如果是新接触的同学，建议参考特权同学的书，或者是黑金社
6、区的 NIOSII 那些事儿，都是不错的资料所以我就不班门弄斧了，附上代码截图：其实代码方面最主要的就是一个中断服务程序，这部分设计相对灵活，可以完全根据被测信号的特点来处理。这也是比 SignalTap 优越的地方。我们再来看看这样的方法可不可行。先看看我们的 NIOS 内核用了多少资源：这还是包含了一个简单的计数模块，NIOS 差不多也就 2500 个 LE 左右，这还是由于我们选用了 NIOSII/f类型，如果想要更少一些可以选用经济型。看看速度：快速型的速度可达 150M，就算是经济型也能到 50M 以上，所以，我们用它来处理一些并不是特别高速的数据是完全可行的。另外我们再看看整个过程
7、。选用 SignalTap 的话，需要新建一个 SignalTap，然后添加采样时钟、被测信号量等，编译、烧写。如果重新分析，又要重新走一遍这样的流程。而且，当信号量增加时，SignalTap所占用的资源和存储器会随之线性增加，编译速度也随之更慢还有一点，由于它作为附加电路加入到原设计中，还会对原设计造成一定的影响。而如果使用 NIOS 内核，它完全可以独立开来单独设计，当信号量增加，随之增加的也就是 PIO 接口这相对于 FPGA 来说，也就是内部的数据线！可以说是无穷无尽的。存储器也没有相应增加，依旧是搭建时的那个组件。最重要的一点，当我们把被监测信号量接入内核以后，编译 Quartus，烧写到 FPGA中后，就只需要在 EDS 中设计相应的监测软件程序就行了，不再需要编译、烧写，可以完全像在线调试单片机那样，既简单又快捷。
