1、1PCB 设计技巧问与答Q: 请问就你个人观点而言：针对模拟电路（微波、高频、低频） 、数字电路（微波、高频、低频） 、模拟和数字混合电路（微波、高频、低频） ，目前 PCB 设计哪一种 EDA 工具有较好的性能价格比（含仿真）？可否分别说明。 A: 限于本人应用的了解，无法深入地比较 EDA 工具的性能价格比，选择软件要按照所应用范畴来讲，我主张的原则是够用就好。 常规的电路设计，INNOVEDA 的 PADS 就非常不错，且有配合用的仿真软件，而这类设计往往占据了 70%的应用场合。在做高速电路设计，模拟和数字混合电路，采用 Cadence的解决方案应该属于性能价格比较好的软件，当然 Me
2、ntor 的性能还是非常不错的，特别是它的设计流程管理方面应该是最为优秀的。 Q: 当一个系统中既存在有 RF 小信号，又有高速时钟信号时，通常我们采用数/模分开布局，通过物理隔离、滤波等方式减少电磁干扰，但是这样对于小型化、高集成以及减小结构加工成本来说当然不利，而且效果仍然不一定满意，因为不管是数字接地还是模拟接地点，最后都会接到机壳地上去，从而使得干扰通过接地耦合到前端，这是我们非常头痛的问题，想请教专家这方面的措施。 A: 既有 RF 小信号，又有高速时钟信号的情况较为复杂，干扰的原因需要做仔细的分析，并相应的尝试用不同的方法来解决。要按照具体的应用来看，可以尝试一下以下的方法。 0：
3、存在 RF 小信号，高速时钟信号时，首先是要将电源的供应分开，不宜采用开关电源，可以选用线性电源。 1：选择 RF 小信号，高速时钟信号其中的一种信号，连接采用屏蔽电缆的方式，应该可以。2：将数字的接地点与电源的地相连（要求电源的隔离度较好）,模拟接地点接到机壳地上。3：尝试采用滤波的方式去除干扰。 Q: 线路板设计如果考虑 EMC，必定提高不少成本。请问如何尽可能的答道 EMC 要求，又不致带太大的成本压力？谢谢。 A: 在实际应用中仅仅依靠印制板设计是无法从根本上解决问题的，但是我们可以通过印制板来改善它： 合理的器件布局，主要是感性的器件的放置，尽可能的短的布线连接，同时合理的接地分配，
4、在可能的情况下将板上所有器件的 Chassis ground 用专门的一层连接在一起，设计专门的并与设备的外壳紧密相连的结合点。在选择器件时，应就低不就高，用慢不用快的原则。 Q: 我希望 PCB 方面： 1.做 PCB 的自动布线。 2.（1）+热分析 3.（1）+时序分析 4.（1）+阻抗分析 5.（1）+（2）+（3） 6.（1）+（3）+（4） 7.（1）+（2）+（3）+（4） 我应当如何选择，才能得到最好的性价比。我希望 PLD 方面： VHDL 编程-仿真-综合-下载等步骤，我是分别用独立的工具好？还是用 PLD 芯片厂家提供的集成环境好？ A: 目前的 pcb 设计软件中，热分
5、析都不是强项，所以并不建议选用，其它的功能 1.3.4 可2以选择 PADS 或 Cadence 性能价格比都不错。 PLD 的设计的初学者可以采用 PLD 芯片厂家提供的集成环境，在做到百万门以上的设计时可以选用单点工具。 Q: pcb 设计中需要注意哪些问题？ A: PCB 设计时所要注意的问题随着应用产品的不同而不同。就象数字电路与仿真电路要注意的地方不尽相同那样。以下仅概略的几个要注意的原则。 1、PCB 层叠的决定；包括电源层、地层、走线层的安排，各走线层的走线方向等。这些都会影响信号品质，甚至电磁辐射问题。 2、电源和地相关的走线与过孔(via)要尽量宽，尽量大。 3、不同特性电路
6、的区域配置。良好的区域配置对走线的难易，甚至信号质量都有相当大的关系。 4、要配合生产工厂的制造工艺来设定 DRC (Design Rule Check)及与测试相关的设计(如测试点)。 其它与电气相关所要注意的问题就与电路特性有绝对的关系，例如，即便都是数字电路，是否注意走线的特性阻抗就要视该电路的速度与走线长短而定。 Q: 在高速 PCB 设计时我们使用的软件都只不过是对设置好的 EMC、EMI 规则进行检查，而设计者应该从那些方面去考虑 EMC、EMI 的规则呢怎样设置规则呢我使用的是 CADENCE 公司的软件。 A: 一般 EMI/EMC 设计时需要同时考虑辐射(radiated)与
7、传导(conducted)两个方面. 前者归属于频率较高的部分(30MHz)后者则是较低频的部分(100MHz）高密度 PCB 设计中的技巧? A: 在设计高速高密度 PCB 时，串扰(crosstalk interference)确实是要特别注意的，因为它对时序(timing)与信号完整性(signal integrity)有很大的影响。以下提供几个注意的地方： 1.控制走线特性阻抗的连续与匹配。 62.走线间距的大小。一般常看到的间距为两倍线宽。可以透过仿真来知道走线间距对时序及信号完整性的影响，找出可容忍的最小间距。不同芯片信号的结果可能不同。 3.选择适当的端接方式。 4.避免上下相邻
8、两层的走线方向相同，甚至有走线正好上下重迭在一起，因为这种串扰比同层相邻走线的情形还大。 5.利用盲埋孔(blind/buried via)来增加走线面积。但是 PCB 板的制作成本会增加。 在实际执行时确实很难达到完全平行与等长，不过还是要尽量做到。除此以外，可以预留差分端接和共模端接，以缓和对时序与信号完整性的影响。 Q： 对于 lvds 低压差分信号，原则上是布线等长、平行，但实际上较难实现，是否能提供一些经验？贵公司产品是否有试用版？ A: 差分信号布线时要求等长且平行的原因有下列几点： 1.平行的目的是要确保差分阻抗的完整性。平行间距不同的地方就等于是差分阻抗不连续。2.等长的目的是
9、想要确保时序(timing)的准确与对称性。因为差分信号的时序跟这两个信号交*点(或相对电压差值)有关，如果不等长，则此交*点不会出现在信号振幅(swing amplitude)的中间，也会造成相邻两个时间间隔(time interval)不对称，增加时序控制的难度。 3.不等长也会增加共模(common mode)信号的成分，影响信号完整性(signal integrity)。 Q： 模拟电源处的滤波经常是用 LC 电路。但是，我发现有时 LC 比 RC 滤波效果差，请问这是为什么，滤波时选用电感，电容值的方法是什么？ A: LC 与 RC 滤波效果的比较必须考虑所要滤掉的频带与电感值的选择
10、是否恰当。 因为电感的感抗(reactance)大小与电感值和频率有关。如果电源的噪声频率较低，而电感值又不够大，这时滤波效果可能不如 RC。但是，使用 RC 滤波要付出的代价是电阻本身会耗能，效率较差，且要注意所选电阻能承受的功率。 电感值的选用除了考虑所想滤掉的噪声频率外，还要考虑瞬时电流的反应能力。如果 LC 的输出端会有机会需要瞬间输出大电流，则电感值太大会阻碍此大电流流经此电感的速度，增加纹波噪声(ripple noise)。 电容值则和所能容忍的纹波噪声规范值的大小有关。纹波噪声值要求越小，电容值会较大。而电容的ESR/ESL 也会有影响。 另外，如果这 LC 是放在开关式电源(s
11、witching regulation power)的输出端时，还要注意此 LC 所产生的极点零点(pole/zero)对负反馈控制(negative feedback control)回路稳定度的影响。 Q: GSM 手机 PCB 设计有什么要求和技巧? A: 手机 PCB 设计上的挑战在于两个地方：一是板面积小，二是有 RF 的电路。因为可用的板面积有限，而又有数个不同特性的电路区域，如 RF 电路、电源电路、 话音模拟电路、一般的数字电路等，它们都各有不同的设计需求。 1、首先必须将 RF 与非 RF 的电路在板子上做适当的区隔。因为 RF 的电源、地、及阻抗设计规范较严格。 2、因为板
12、面积小，可能需要用盲埋孔(blind/buried via)以增加走线面积。 3、注意话音模拟电路的走线，不要被其它数字电路，RF 电路等产生串扰现象。 除了拉大走线间距外，也可使用 ground guard trace 抑制串扰。 4、适当做地层的分割， 尤其模拟电路的地要特别注意，不要被其它电路的地噪声干扰。 5、注意各电路区域信号的回流电流路径(return current path)， 避免增加串扰的可能性。Q: 最近听说一家以色列的公司 Valor 在国内试推 PCB layout 的 solution,不知该公司产品如何？ 7A: 我不适合在这场合评论其它竞争对手的产品。我认为任何
13、 EDA 软件产品合不合用与要设计的产品的特性有关。例如，所设计的产品其走线密度是否很高，这可能对绕线引擎的推挤线功能有不同的需求。以下仅提供一些考虑的方向： 1.使用者的接口是否容易操作。 2.推挤线的能力(此项关系到绕线引擎的强弱) 3.铺铜箔编辑铜箔的难易 4.走线规则设定是否符合设计要求 5.机构图接口的种类。 6.零件库的创建、管理、调用等是否容易 7.检验设计错误的能力是否完善 Q: 请问，模拟电源处的滤波经常是用 LC 电路。但是，我发现有时 LC 比 RC 滤波效果差，请问这是为什么，滤波时选用电感，电容值的方法是什么？ A: LC 与 RC 滤波效果的比较必须考虑所要滤掉的频
14、带与电感值的选择是否恰当。 因为电感的感抗(reactance)大小与电感值和频率有关。如果电源的噪声频率较低，而电感值又不够大，这时滤波效果可能不如 RC。但是，使用 RC 滤波要付出的代价是电阻本身会耗能，效率较差，且要注意所选电阻能承受的功率。 电感值的选用除了考虑所想滤掉的噪声频率外，还要考虑瞬时电流的反应能力。如果LC 的输出端会有机会需要瞬间输出大电流，则电感值太大会阻碍此大电流流经此电感的速度，增加纹波噪声(ripple noise)。 电容值则和所能容忍的纹波噪声规范值的大小有关。纹波噪声值要求越小，电容值会较大。而电容的 ESR/ESL 也会有影响。 另外，如果这 LC 是放
15、在开关式电源(switching regulation power)的输出端时，还要注意此 LC 所产生的极点零点(pole/zero)对负反馈控制(negative feedback control)回路稳定度的影响。 Q: 对于 lvds 低压差分信号，原则上是布线等长、平行，但实际上较难实现，是否能提供一些经验？贵公司产品是否有试用版？ A: 差分信号布线时要求等长且平行的原因有下列几点： 1.平行的目的是要确保差分阻抗的完整性。平行间距不同的地方就等于是差分阻抗不连续。2.等长的目的是想要确保时序(timing)的准确与对称性。因为差分信号的时序跟这两个信号交叉点(或相对电压差值)有关
16、，如果不等长，则此交叉点不会出现在信号振幅(swing amplitude)的中间，也会造成相邻两个时间间隔(time interval)不对称，增加时序控制的难度。 3.不等长也会增加共模(common mode)信号的成分，影响信号完整性(signal integrity)。 Q: 在电路板尺寸固定的情况下，如果设计中需要容纳更多的功能，就往往需要提高 PCB 的走线密度，但是这样有可能导致走线的相互干扰增强，同时走线过细也使阻抗无法降低，请专家介绍在高速（100MHz）高密度 PCB 设计中的技巧? A: 在设计高速高密度 PCB 时，串扰(crosstalk interference)
17、确实是要特别注意的，因为它对时序(timing)与信号完整性(signal integrity)有很大的影响。以下提供几个注意的地方： 1.控制走线特性阻抗的连续与匹配。 2.走线间距的大小。一般常看到的间距为两倍线宽。可以透过仿真来知道走线间距对时序及信号完整性的影响，找出可容忍的最小间距。不同芯片信号的结果可能不同。 3.选择适当的端接方式。 84.避免上下相邻两层的走线方向相同，甚至有走线正好上下重迭在一起，因为这种串扰比同层相邻走线的情形还大。 5.利用盲埋孔(blind/buried via)来增加走线面积。但是 PCB 板的制作成本会增加。 在实际执行时确实很难达到完全平行与等长，
18、不过还是要尽量做到。除此以外，可以预留差分端接和共模端接，以缓和对时序与信号完整性的影响。 若对蔽公司的 Expedition 系列产品有兴趣，请电 21-64159380，会有专人为您服务。 Q: 现在有哪些 PCB 设计软件,如何用 PROTEL99 合理的设计符合自己要求的 PCB.比如如何满足高频电路的要求,如何考虑电路满足抗干扰的要求? A: 高频数字电路主要是考虑传输线效应对信号质量与时序(timing)的影响。如特性阻抗的连续与匹配，端接方式的选择，拓朴(topology)方式的选择，走线的长度与间距，时钟(或 strobe)信号 skew 的控制等。 如果器件已经固定，一般抗干
19、扰的方式是拉大间距或加 ground guard traces Q: 请问板子设计好，生产出来，DEBUG 应从那几个方面着手。 A: 就数字电路而言，首先先依序确定三件事情： 1.确认所有电源值的大小均达到设计所需。有些多重电源的系统可能会要求某些电源之间起来的顺序与快慢有某种规范。 2.确认所有时钟信号频率都工作正常且信号边缘上没有非单调(non-monotonic)的问题。 3.确认 reset 信号是否达到规范要求。 这些都正常的话，芯片应该要发出第一个周期(cycle)的信号。接下来依照系统运作原理与 bus protocol 来 debug。 Q: 请问适当选择 PCB 与外壳接地
20、的点的原则是什么？另外，一般 PCB LAYOUT 工程师总是根据 DESIGN GUIDE/LAYOUT GUIDELINE 做，我想了解一般制定 GUIDE 的是硬件/系统工程师，还是资深 PCB 工程师？谁应该对板级系统的性能负主要责任。谢谢！ A: 与外壳接地点选择的原则是利用 chassis ground 提供低阻抗的路径给回流电流(returning current)及控制此回流电流的路径。例如，通常在高频器件或时钟产生器附近可以借固定用的螺丝将 PCB 的地层与 chassis ground 做连接，以尽量缩小整个电流回路面积，也就减少电磁辐射。 谁应该负责制定 guidelin
21、e 可能每个公司有不同的情况而有不同安排。Guideline 的制定必须对整个系统、芯片、电路动作原理有充分的了解，才能制定出符合电气规范且可实现的 guideline。所以，以我个人的观点，硬件系统工程师似乎较适合这个角色。当然，资深 PCB 工程师可以提供在实际实现时的经验，使得这 guideline 可以实现的更好。 Q: 您能比较一下 CandenceInnovedaMentorZuken 公司各自的自动布线及 SI 仿真工具吗？有没有测试指标呢？ A: 通常各公司自动布线引擎的算法多多少少都会有各自较喜欢的绕线模式，如果所测试的板子的绕线模式较符合某种算法，则那一个工具所表现的结果可
22、能会较好，这也是为什么每家公司都有他们各自的数据来宣称他们的自动布线是最好的。所以，最好的测试方式就是用贵公司的设计在各家自动布线工具上来跑。测试的指针有绕线的完成率及所花的时间。仿真工具最重要的是仿真引擎的精确度及对线路的模型与算法是否符合贵公司设计的需求。例如，如果所设计的时钟频率为 400MHz，这时仿真工具能否提供正确的 AC loss 模型就很重要。其它可考虑使用者接口是否方便操作，是否有定制化(customization)的方法，利于 batch run。 Q: 我想请问一个问题:因觉机器布的不如意,调整起来反而费时。我一般是用的手工布线,现在搞的 PCB 板多半要用引脚密度较大的
23、贴片封装芯片,而且带总线的(ABUS,DBUS,CBUS 等),9因工作频率较高,故引线要尽可能短.自然的就是很密的信号线匀布在小范围面积的板子上。我现感觉到花的时间较多的是调整这些密度大的信号线, 一是调整线间的距离,使之尽可能的均匀。因为在布线的过程中,一般的都时不时的要改线。每改一次都要重新均匀每一根已布好的线的间距。越是布到最后，这种情况越是多。 二是调整线的宽度,使之在一定宽度中尽可能的容下新増加的线。一般一条线上有很多弯曲,一个弯就是一段,手工调整只能一段一段地调整,调整起来也费时间。 我想如果在布线的过程中,能按我的思路先粗粗地手工拉线,完了以后, 软件能从这两个方面帮我自动地调
24、整。或是即便已布完，如要改线，也是粗粗地改一下，然后让软件调整。甚至，到最后我觉的需要调整元件的封装，也就是说整片布线都需要调整，都让软件来干。那样就要快多了.我用的是 Protel98。我知道这软件能做自动均匀调整元件封装的距离而不能自动调整线距和线宽。可能是其中的一些功能我还不会用,或是有其他什么办法,在此请教一下。 A: 线宽和线距是影响走线密度其中两个重要的因素。一般在设计工作频率较高的板子时，布线之前需要先决定走线的特性阻抗。在 PCB 迭层固定的情况下，特性阻抗会决定出符合的线宽。而线距则和串扰(Crosstalk)大小有绝对的关系。最小可以接受的线距决定于串扰对信号时间延迟与信号
25、完整性的影响是否能接受。这最小线距可由仿真软件做预仿真(pre-simulation)得到。也就是说，在布线之前，需要的线宽与最小线距应该已经决定好了，并且不能随意更动，因为会影响特性阻抗和串扰。这也是为什幺大部分的 EDA 布线软件在做自动布线或调整时不会去动线宽和最小线距。 如果这线宽和最小线距已经设定好在布线软件，则布线调整的方便与否就看软件绕线引擎的能力强弱而定。如果您对蔽公司 Expedition 有兴趣试看看我们的绕线引擎，请电21-64159380，会有专人为您服务。 Q: 我公司打算采用柔性电路板设计来解决小型成像系统中信号传送和电路板互接的问题。请问刚柔板设计是否需要专用设计
26、软件与规范？另外国内何处可以承接该类电路板加工？谢谢。 A: 可以用一般设计 PCB 的软件来设计柔性电路板(Flexible Printed Circuit)。一样用Gerber 格式给 FPC 厂商生产。由于制造的工艺和一般 PCB 不同，各个厂商会依据他们的制造能力会对最小线宽、最小线距、最小孔径(via)有其限制。除此之外，可在柔性电路板的转折处铺些铜皮加以补强。至于生产的厂商可上网”FPC”当关键词查询应该可以找到。 Q: 能介绍一些国外的目前关于高速 PCB 设计水平、加工能力、加工水平、加工材质以及相关的技术书籍和资料吗？ A: 现在高速数字电路的应用有通信网路和计算机等相关领域
27、。在通信网路方面，PCB 板的工作频率已达 GHz 上下，迭层数就我所知有到 40 层之多。计算机相关应用也因为芯片的进步，无论是一般的 PC 或服务器(Server)，板子上的最高工作频率也已经达到 400MHz (如Rambus) 以上。因应这高速高密度走线需求，盲埋孔(blind/buried vias)、mircrovias及 build-up 制程工艺的需求也渐渐越来越多。 这些设计需求都有厂商可大量生产。 以下提供几本不错的技术书籍： 1.Howard W. Johnson， “High-Speed Digital Design A Handbook of Black Magic”
28、； 2.Stephen H. Hall， “High-Speed Digital System Design”； 3.Brian Yang， “Digital Signal Integrity”； Q: 我觉得信号线特性阻抗的微带线和带状线模型都是要参考地平面的，现在我想问一下，如果信号线下面的铜皮都被掏空，没有参考的地平面，该如何计算顶层的信号线的特性阻抗？另外，我看一些资料写在消除信号线上噪声方面，电源平面也可以和地平面起相同的作用，是吗？ A: 没有参考平面时电场与磁场的互动关系与有参考平面时不同，而这互动关系会影响到特10性阻抗的值。现在绝大部分特性阻抗的计算公式都是假设有参考平面的，
29、 我还没看到这种无参考平面的特性阻抗公式。但是，可以用 TDR (Time Domain Reflectometer)对实际的板子做量测来得到无参考平面的特性阻抗。 信号线上的噪声产生的原因是别的线上的信号所产生的电场和磁场的能量经由 mutual inductance 及 mutual capacitance 而传到被感染的信号线上。电源平面和地平面基本上都是金属平面，所以对电场磁场都有屏蔽效应(shielding effect)。 Q: why the wien bridge can only be balanced at one frequency? even if the ratio
30、of coupled resistors is varied A: The operation principle of Wien bridge oscillator is positive feedback mechanism. The transfer function (or gain) of the Wien bridge oscillator (in Laplace transform) is Af(s)=A(s)/1-A(s)B(s), which A(s) is open loop gain of amplifier and B(s) is the gain of feedbac
31、k network. To oscillate spontaneously, the Af(s) must approach to infinity which implies denominator is zero. That is, the product of A(s) and B(s) need to be equal to 1. Due to the frequency dependence of A(s)B(s), there is only one frequency can make the denominator to be zero. That is why the Wie
32、n bridge only balance at one frequency. The oscillation frequency is determined by the resistors and capacitors in the positive feedback path, f=1/2sqrt(R1C1R2C2), where R1, C1, R2, C2 are the components in the positive feedback path. The components on negative feedback path are nothing to do with t
33、he oscillation frequency. The other intuitive insight to this concept of balancing at one frequency is to treat the network of positive feedback path as a frequency selector. There are a high-pass filter formed by a series capacitor with a grounded resistor and a low-pass filter formed by a series r
34、esistor with a grounded capacitor. The total effect is similar to a bandpass filter. There is a website to address this concept: http:/www.interq.or.jp/japan/se-inoue/e_ckt18_2.htm#2 Q: 众所周知 PCB 板包括很多层，但其中某些层的含义我还不是很清楚。mechanical，keepoutlayer,topoverlay,bottomoverlay,toppaste,bottompaste,topsolder,b
35、ottomsolder,drillguide,drilldrawing,multilayer 这些层不知道它们的确切含义。希望您指教。 A: 在 EDA 软件的专门术语中，有很多不是有相同定义的。以下就字面上可能的意义来解释。Mechnical: 一般多指板型机械加工尺寸标注层 Keepoutlayer: 定义不能走线、打穿孔(via)或摆零件的区域。这几个限制可以独立分开定义。 Topoverlay: 无法从字面得知其意义。多提供些讯息来进一步讨论。 Bottomoverlay: 无法从字面得知其意义。可多提供些讯息来进一步讨论。 Toppaste: 顶层需要露出铜皮上锡膏的部分。 Bottompaste: 底层需要露出铜皮上锡膏的部分。 Topsolder: 应指顶层阻焊层，避免在制造过程中或将来维修时可能不小心的短路 Bottomsolder: 应指底层阻焊层。 Drillguide: 可能是不同孔径大小，对应的符号，个数的一个表。 Drilldrawing: 指孔位图，各个不同的孔径会有一个对应的符号。 Multilayer: 应该没有单独这一层，能指多层板，针对单面板和双面板而言。
