1、倒装芯片：向主流制造工艺推进全球最大文档库! 豆 丁 DocI2003-12-21 Dr. Scott Joslin, James Lance, Daniel Yeaple 点击: 718倒装芯片：向主流制造工艺推进对较小外形和较多功能的低成本电子设备的需求继续在增长。这些快速变化的市场挑战着电子制造商，降低制造成本以保证可接受的利润率。倒装芯片装配(flip chip assembly)被认为是推进低成本、高密度便携式电子设备的制造所必须的一项技术。在低成本应用中，倒装芯片的成功是因为它可达到相对于传统表面贴装元件包装更大的成本效益。例如，一款新的寻呼机利用了倒装芯片技术将微控制器装配于 P
2、CB，因为倒装芯片使用较少的电路板空间，比传统的塑料球栅阵列(PBGA, plastic ball grid array)成本较低。材料集成电路(Integraded circuit)在这款寻呼机中的集成电路(IC, integrated circuit)是一个 5 x 5.6 mm 的微控制器，要求 100 个输入/输出(I/O) 连接于 PCB。将四周 I/O 重新分配为 2.5 排减少点数(depopulated) 的球栅阵列形式来接纳PCB 的线/空格以及通路孔焊盘的限制。锡球(bump)布局与间距如图一所示。使用了电镀共晶锡/铅锡球，因为与其它的替代者比较，它的成本低得多。锡球的直径
3、大约为 125 m，球下金属(UBM, under bump metalization)为一个顾客要求的 45m 的铜柱，如图二。印刷电路板(PCB, printed circuit board)成本因素决定这款寻呼机的 PCB 的布局。PCB 是标准的 FR-4，四个金属层和一个无电镀镍/金表面涂层。由于增加材料成本和有限的可获得性，所以没有使用高密度互连(HDI, high-density interconnect)技术。无电镀镍/金表面涂层满足所有产品的要求。现场可靠性问题排除了选择有机可焊性保护层(OSP, organic solderability preservative)，选择性
4、镍-金的成本增加也没有吸引性。最低成本的 PCB 供应商的工艺能力限制板的密度为 100m 线/ 空和 0.5mm 的通路孔焊盘。因此，所有通路孔(via)都是通孔(through-hole)型，避免盲孔(blind via)的成本增加。这些限制和阻焊层公差决定IC 的分布形式、锡球尺寸和装配间距，并定义芯片贴放要求。限制通路孔的焊盘尺寸为最小的 0.5mm，意味着芯片(die) 底下只能放 13 个通路孔(via)剩下的 I/O 不得不用 100m 的线与空在基板顶面走出去。只使用定面金属层来布线剩下的 87 个 I/O，这给 IC 的重新分布形式定下了一个标准。100m 线与空的设计要求将
5、最终装配间距固定在 200m(图三)。阻焊层(soldermask)的设计与工艺限制对直接芯片安装(DCA, direct chip attachment)的装配过程是关键的。必须控制电镀共晶锡球的熔湿(wet)，以防止回流期间焊接点的完全倒塌和断源。阻焊层可用来限制焊锡熔湿和控制锡球塌落的程度。这个控制是通过为每个锡球座设计离散的阻焊层开口来完成的(图四)。在本文所述的应用中，工艺的限制和贴装设备的能力使得不能使用单独定义的锡球座。低成本 PCB 供应商通常只可以维持大批量生产时的 75m 阻焊层对位精度。用于芯片贴装(die placement)的导向丝杆设备的精度能力为50m。这些公差的
6、累积要求 0.375mm 的阻焊层开口来保证贴装与回流过程达到6 能力。这个尺寸的开口容纳阻焊层的偏移和贴装公差，而不会将 120m直径的锡球放到阻焊层上。最后布局利用单个的阻焊条或“堤挡”来限制焊锡熔湿流出，并在关键区域防止断源。堤挡放在流道上，直接连接于内通孔的连线孔(via) 或那些认为太长的线上。要求总共 11条阻焊堤挡或条来足够地保护装配(图五) 。这随机放置的阻焊条提供整个芯片的连续的毛细管作用，结果得到均匀的充胶(underfill)流峰，和无空洞的密封胶。锡球(solder bump)在阻焊层可用于控制低成本、密间距应用的芯片(die)塌落之前，必须改进材料的定位和孔的准确度。
7、阻焊堤挡可有效的防止焊锡点断源，但不能充分地限制回流时的锡球倒塌(die collapse)。为了有效地控制芯片离板高度，锡球的铜 UBM(锡球下的金属) 需要改进。使用 45m 的铜柱 UBM 可达到连续一致的工艺过程和可靠性。这个锡球结构提供阻焊层之上 43m 的间隙，容易作底部充胶。图六显示最后的锡球结构和回流之后相应的力板高度。工艺过程 建立最终的设计版本和材料规格，允许制造过程得到优化，达到最大的产量与最好的品质。虽然与标准的表面贴装相似，倒装芯片要求特殊的考虑因素。在工厂实施之前的准备将改进生产线产量，过程合格率和产品可靠性。倒装芯片工艺包括上助焊剂(fluxing)、芯片贴装(d
8、ie placement)、回流(reflow)、底部充胶(underfill)和固化(cure) 。上助焊剂(fluxing)上助焊剂(fluxing) 是倒装芯片工艺的第一步，其重要性经常被低估了。在形成连接之前，助焊剂将芯片保持在位置上，减少氧化和加速共晶焊锡球的回流。本应用中使用的免洗助焊剂具有高粘着性(tack)、低粘度(viscosity) 、长蒸发时间、最低回流焊后残留物、低毒性和最小气味。在锡球回流之前芯片的移动是一个关注，因为 200m 的装配间距几乎不允许有对位错误。造成未对准或相对移位芯片的原因可能不同，但包括： PCB 弯曲变形 (warped PCB)：当芯片(die
9、)贴放到电路板表面时，弯曲的板可能会柔曲。已经贴装在板上的芯片，在剩下的芯片贴装时，要经受电路板的类似于崩床的运动。 板的传送：在芯片(die)贴装之后，装配传送到回流焊炉必须流畅。传送带对不准或贴装单元的升起定位机构或传送带的突然加速都可能造成芯片移位。 炉的情况：炉内高速气流将吹动芯片偏移定位。 具有高粘着性和低蒸发速率的助焊剂系统将减少这些材料处理的缺陷和提高更快的生产线速度。如果助焊剂在芯片贴装或回流之前蒸发，那么 IC 更可能移位。慢的蒸发保持最多的助焊剂，在回流炉的升温和保温区期间，把芯片固定在位。理想的，助焊剂不应该蒸发太多，直到元件达到回流温度曲线的液化区域。快速干燥的醇基助焊
10、剂可能要求芯片贴装之前分阶段处理。为了充分利用贴装单元，上助焊剂是使用一台专用的滴胶机在芯片贴装之前完成的。没有采用诸如压印(stamping)、浸(dipping)或刷(brushing)等接触式方法，由于产品专门的定位装置和对污染的关注。量的控制是助焊剂滴涂的最重要方面。要求最少的量是百分之百的覆盖锡球座/滑道(site/runner)。不完全覆盖将造成电气开路和装配的报废。增加的量超过了百分之百的要求将改善粘着性能，但可能反过来影响产品的可靠性。过多的助焊剂可能造成回流焊后的残留物和不希望的区域侵蚀。有机残留物对底部充胶是有害的，降低系统的现场可靠性。助焊剂迁移或流动超出芯片座可能引起焊
11、锡球(solder ball)、元件竖立(tombstoning)和 PCB 的离子污染(ionic contamination)。对每个产品的最后量的规定必须平衡百分之百覆盖要求、最大粘着性能、最少助焊剂残留物和元件偏移控制。上助焊剂不要求很高的放置精度。使用两个全局基准点作板的定位，可得到很高的可信水平。对每个贴片座的局部基准点是没有必要的，它会降低设备周期。设备购买时不能没有视觉系统，但多数便利设施可以省去 - 快速简便的产品编程和设定确认等。芯片贴装(die placement)芯片贴装容易实施，因为设备对工厂人员都很熟悉。设备具有 C4 倒装芯片贴装头，只用于 IC 的贴装。贴装头有
12、四个贴装转轴(spindle)，维持 X-Y 贴装精度为 200m 和最大贴装力为 2500g。芯片以盘带包装，用黑色迭尔林(Delrin)吸嘴来吸取元件。通常，贴装压力应该为每个 I/O 612g。在这种情况下，100 I/O 要求 6001200g 之间的压力。过大贴装压力有一个缺点，尽管贴装头/视觉系统扫描后已经作了纠正，贴装压力可能产生元件偏移。还有，如果托盘的刚性不够，或者板的支撑不正确，贴装时板可能会向下弯曲。元件的视觉识别路线设定是，沿芯片周围识别 48 个锡球(bump)，和中间附近一个定向锡球。锡球的数量经过优化达到最高的贴装精度和最大的机器产量。增加锡球数量大大地延长处理时
13、间，而贴装精度保持不变。一个解析度为每个象素 1.3mil 的相机用来抓拍芯片的图象。通过二级光强度的侧光，得到足够的对比度。贴装单元也配备一个每个象素 0.5mil 的可选相机，但要求抓拍两个芯片图象。用三个全局基准点来决定 PCB 和贴装座的位置。基准点应该是金属作的，以保证锡球的贴放是相对于倒装芯片的焊盘，而不是阻焊层。贴装之后、回流之前板的所有运动和传送必须平滑，不能影响元件的定位。如果元件的移位是来自贴装单元，那么机器传送带、升起定位和 Z-轴的加速度和速度的设定可能需要降低。在高速运作期间，也必须使用适当的板支撑，以减少 PCB 挠曲。挠曲或反回可能引起前面贴装的芯片移出焊盘，特别
14、是如果在表面贴装之前阵列(array)翘曲。回流(Reflow)在贴装工艺之后，装配通过一个空气对流炉，来回流共晶焊锡球，形成电气连接。炉设定按标准的表面贴装温度曲线。氮气流速提供良好的热传导，限制氧气污染。炉的进口处过大的氮气流速可能引起芯片偏移出焊盘，因此引发缺陷。如果这个偏移变成一个长期的问题，可增加分流板来防止气流直接冲击芯片。开始的温度斜率不应该超过每秒 1.52.0C。高的预热速率迅速蒸发助焊剂，引起回流焊接之前芯片偏移，甚至翻转。每个产品都必须作温度曲线，以保证满足适当的回流条件。在生产线预防性维护或板有任何改动之后，应该再作温度曲线。表面上不重要的修改，如改变地线层的尺寸或位置
15、，可影响热传递速率和倒装芯片的回流。氮气流速使用安装在炉前的流量计来监测。氧气水平可用也是安装在炉前的探测器来检查。先进先出(FIFO, first-in, first-out)的缓冲器应该安装在回流炉的立即出口，在底部充胶单元之前。这个预防措施将收在集流水线关闭期间正在回流炉内的任何电路板。底部充胶(Underfill)底部充胶对倒装芯片装配的长期可靠性是必须的。胶减少焊接点的应力，将应力均匀地分散在倒装芯片的界面上。每个充胶系统的可靠性可能差别很大，决定于倒装芯片装配的结构；因素包括离板间隙(standoff)高度、芯片钝化、阻焊剂供应商和 PCB 材料。所希望的制造特性包括快速的流动速率
16、、快速固化、长的储存稳定性和容易使用到倒装芯片座。为了达到成功，充胶的附着、颗粒尺寸分布和填充量必须修整，以满足制造和可靠性要求。多数充胶材料是基于环氧树脂的系统，充入 5070%重量的硅来协调稳定膨胀系数(CTE, coefficient of thermal expansion)。所有元素预先混合包装在注射器内，适于所希望的速率和材料储存寿命。注射器大小应该限制操作员的干涉时间为每四到八个小时，因此减少停线期间的材料浪费，但又不太影响产量。充胶材料储存在-40C 的冷冻机内，在装上滴胶机之前，解冻至少 30 分钟。解冻到一个稳定的稳定状态，防止不利的粘度变化，它会引起充胶量的变化。充胶的制
17、造储存寿命应该至少四小时。在这个时间内，滴胶机应该展示连续的胶流、无针嘴滴漏(dripping/drool)和良好的滴胶点尾的断开。超过材料储存寿命可能造成充胶不完整和低劣的附着。用旋转式胶泵将胶填充到基板。这个阀是坚固的，易于清洁，并可在胶剂寿命内滴出连续一致的胶量。基板温度是不受控制的，其变化决定于经过回流炉之后所持续的时间。胶剂是以充胶到芯片所有四条边的形式滴注的。这种形式提供良好的圆角成型，并且比曾经评估过的单线或 L 形滴胶更快速。在滴胶之前，用设备的视觉程序来定位 IC 的每条边，减少滴胶嘴由于移位的芯片而被弯曲的机会。损坏的滴胶嘴将不会正确地滴胶，在发觉之前可能引起无数的缺陷。柔
18、性的滴胶嘴是个可接受的替代者，如果视觉要求反过来影响设备的产量。柔性的滴胶嘴在受冲击时会弯曲，但是如果滴胶嘴变形，滴胶精度可能受影响。芯片周围 12mm 的元件非入区是所希望的，但并不一定总是可行的，因为设计的局限。在本文所述的情况中，有热封装配、一个开关和几个离散元件处在非入区的里面或附近。滴在或流入热封元件和开关区域的胶可能毁坏整个 PCB。密封的离散元件不会负面影响射频性能，但将抑制芯片下的胶流。这些元件也将在固化后永久地绑接在位置上，可能使得竖立的电容无法修理。1216mg 的底部充胶提供必要的覆盖并限制污染。固化(cure)底部充胶的装配通过一个固化炉，使胶剂聚合。卧式、立式和微波炉
19、都可使用，决定于应用和固化时间的要求： 卧式固化炉，成本低、到处都可找到、可靠、也提供作为回流焊炉的双重功能。立式与微波炉通常是专门的固化炉，不能用于回流。 立式炉具有高容量，占地面积小，但复杂性增加可能导致可靠性和维护等问题。 微波炉提供快速的批量处理，但大大增加固定资产成本。从产品到产品来作炉的温度曲线也变得更困难。 515 分钟的充胶固化时间允许标准的卧式回流焊炉当作固化炉用。为了增加能力，将炉由单轨通道改为双轨通道。这个修改改进了利用率，消除了每条线多个固化炉的需要。固化缺陷是一个关注，因为它们可能不被发觉，直到寻呼机到了顾客手中。开始的升温速率和温度上的时间(time-at-temp
20、erature)是重要的温度曲线参数，必须得到控制。过快的升温速度可能引起充胶的过早凝固，或者在系统中挥发低分子重量的单分子物体。过早的凝固在它适当地密封芯片之前就停止了材料流动，挥发的单分子物体将造成空洞。这两种情况都是不可接受的，并诱发可靠性问题。维持特定的固化时间和温度对充胶达到其完全功能是必须的。充胶的温度记录决定其物理特性，如玻璃态转化温度、CTE 、粘着力和吸潮特性。加热时间不充分将造成不适当聚合的胶体，可能不能提供足够的完整的机械特性。 结论工程师在实施一项倒装芯片应用时，应该应用两条设计规则： 限制倒装芯片将要经受的静态和动态的电路板弯曲。将芯片贴放在诸如螺钉头或键盘区域背面等
21、高应力点，可能导致底部充胶的脱层和潜在的现场失效。 避免芯片背面可能受到冲击的区域。如有必要，增加一个冲击垫或盖来限制 IC 断裂或碎裂。 遵守这些规则将改善最后装配的可靠性，和避免潜在的现场失效。技术进步继续推动倒装芯片装配迈向表面贴装制造的主流。在许多领域的发展，如无流动(no-flow)低部充胶(underfill)、低成本 HDI 基板和高精度贴片设备，将继续降低成本和消除实施倒装芯片技术的障碍。Acknowledgements The authors wish to thank Raj Nair, Frank Carney, Craig Beddingfield, Doug Mitc
22、hell and Dave Austin of SPS; the Motorala Boynton manufacturing team; Brian Bucknor, Dean Burke, Dede Lin, Scott Philips, Chris Krecek and Jim Matthews; and Barry Boes, Tom Rollins and their development teams.Dr. Scott Joslin, is senior staff engineer; e-mail: FSJ, James Lance is senior staff engine
23、er; e-mail:FJL, Daniel Yeaple is senior staff engineer; e-mail: FDY and Douglas Hendricks is a member of the technical staff; e-mail: EDH, all with Motorola, Boynton Beach, FL.This article was originally published in the 2000 Pan Pacific Microelectronics Symposium Proceedings.CSP 装配的可靠性2003-12-21 Dr
24、. Reza Ghaffarian 点击: 432CSP 装配的可靠性板面焊接点可靠性信息的获得对于芯片规模包装(CSP, chip-scale backage)的广泛实施是关键的。本文比较三个不同的 CSP 概念及其装配的可靠性。另外，将使用一个修饰的 Coffin-Manson 关系，对一个专门的温度循环范围，设计出有关几种低输入/输出(I/O)包装的焊接点可靠性的循环数据文献。由喷气推进实验室(JPL, Jet Propulsion Laboratory, Pasadena, CA)组织了一个微型 BGA 协会，来探讨有关包装类型、I/O 数、PWB 材料与类型和制造变量对品质和电路板可
25、靠性的相互作用的技术问题。这里呈现给大家的是来自这个课题的最新结果。小型化的趋势通孔(through-hole)和表面贴装 (surface-mount)集成电路(IC) 包装的预计用量根据市场的来源有很大的不同。来自 BPA, UK 的一项计划如图一所示。几个趋势是明显的。双排引脚包装(DIP, dual in-line package)预计用量上减少最多，从 1996 年的 160 亿在十年内减少到大约 50 亿，或者每年减少 10 亿。相反，表面贴装包装的用量，包括 PQFP (plastic quad flat pack)，预计在下一个十年内会增加。预计在五年内增加 70180 亿，并
26、且在另外的五年内几乎是稳定水平，只增加 20 亿。在十年内， COB(chip on board)预计从 50 亿增加到 130 亿，图一中未显示出。CSP 和倒装芯片(flip-chip)包装的用量上的增加是相同的。预计在 2006 年达到 60 亿。相反，在相同十年里 BGA 的增加预计是最小的，达到只有 15 亿的总用量。对 BGA 的预计表明也许这些包装只是一个踏步石，工业将更广泛地接受倒装芯片(flip chip)和芯片规模包装(CSP)，因为它们更好地满足小型化应用的要求。为什么采用芯片规模包装(CSP)？CSP 的出现提供裸芯片(bare die)与倒装芯片(flip chip)
27、的性能与小型的优势，具有标准芯片包装的优点。CSP 设计成比芯片模(die)面积或周长大 1.21.5 倍的包装。图二说明 CSP 的两个概念，包括具有 1)柔性或刚性内插器和 2)圆片级(wafer-level)成型与装配再分布的两种包装。包装达到如下的目的： 为回流焊接装配工艺提供与印刷线路板(PWB)焊盘冶金兼容的锡球和引脚。 重新把芯片模(die)紧密的间距分配成在 PWB 制造规范之内的间距水平。 由于小尺寸，不允许重大的重新分配；现在的低成本 PWB 制造限制了该技术的全面采用，特别是高输入输出(I/O)数。 防止芯片模的物理和阿尔发射线(alpha radiation)损坏，提供
28、散热的载体。 使芯片模功能测试容易。 微型 BGA 的自我对中(Self-Alignment)如图三所示，用输入输出(I/O)的可扩展性和制造的坚固性，CSP 可分类成栅格阵列和引脚型( 无引脚型)。列出了每个类型的主要优点/缺点。密间距(fine pitch)栅格阵列可接纳更高的引脚数，与 BGA 类似，它们具有自我对中特性。对 BGA，包装贴装要求的放松已经广泛地认为与传统的表面贴装包装比较减少了焊接点的缺陷。影响自我对中的主要因素是熔化的焊锡表面张力，它提供在包装上到焊盘的拉力。反作用力是包装的重量。对 PBGA，从共晶锡球产生的拉力大于来自陶瓷 BGA(CBGA)的部分熔化焊接点或者传
29、统包装的锡膏熔化的力。因此，PBGA 具有更好的自我对中。BGA 锡球分布的对称性进一步允许对 BGA 的 X 和 Y和旋转位移。对于栅格式 CSP，熔化的表面张力比 BGA 小得多，因为它们具有较低的锡球量。这个较小的表面张力，配合 CSP 较密的间距，可能阻碍自我对中表现，特别对于重的包装。CSP 可能要求比 50-mil 间距的BGA 更紧的贴装精度。 栅格 CSP 显示有自我对中，但是在最好的偏移限制上存在不和谐： 对于 46 个 I/O 的栅格 CSP，只有 25%的偏移是可接受的。可接受的偏移对于 PBGA 是 62%，对于 CBGA 是 50%。Noreika, Surface
30、Mount International(SMI), 1997 另一个研究者报告一个 80%的偏移。(Patridge, SMI 1997) 据说在 16,100 个焊接点中只有两个锡桥，是由于外来材料，没有来自贴装不准确的缺陷。该试验是一个定性研究，其中 300 个 46 I/O 的 CSP 是手放的，回流；然后刻画焊点缺陷(Bauer, et al, SMI 1997)。 在装配有 44 I/O 的 CSP 包装的 200 个装配中，只检查到两个焊接点短路(Hunter, at al, CHIPCON 1998)。 当 JPL 领导的微型 BGA 协会装配 30 个试验载体(每个载体都有四个
31、 46 I/O 的 CSP)时，没有观察到缺陷。 当八个具有 160 I/O 的 CSP 有 0.2mm 的偏移时，没有观察到缺陷。这个是针对 0.450.23 mm直径的焊盘布局(IMAPS, 1997, p.256)。 微电子装配的可靠性在包装附着中一个主要的损坏根源是改变系统温度。当系统没有使用时就关闭电源造成更多的循环。以前，电子硬件通常长期地保持有点，其结果是相对少的温度循环，引起对由温度循环影响的焊接点的关注。对焊接点的损坏最通常是由下面因素引起的： 包装与板之间总的温度膨胀系数(CTE, coefficient of thermal expansion)不匹配，引起应力。包装和板
32、也可能在厚度上和表面积上有温度梯度。 在元件与 PWB 焊锡附着之间的局部的 CTE 不匹配。 减少元件与 PWB 的 CTE 不匹配可减少循环损坏，但是理想的条件决定于元件、PWB 和焊锡的温度条件。具有比元件的 CTE 稍微较高的、 CTE 经过修整的 PWB 材料可能是理想的，因为，通常，总的 CTE不匹配占上风，有热源芯片模的元件比 PWB 较热。还有其它方法用来减少对焊接点的损坏。底部充胶(underfill)的应用是一个常见的技术，广泛用于板上芯片的直接附着或者当包装的引脚不牢固时。其它不太传统的方法目的是要在包装内吸收芯片模(die)与板之间的 CTE 不匹配，或者外部地通过应力
33、吸收机构，减少焊锡连接上的应力。这些方法可能引起它们本身独特的损坏，因为最脆弱的连接现在从焊锡转移到附着系统的其它区域。CSP 装配的可靠性表一分类了三个级别包装的装配可靠性。它包括对柔性或刚性内插件(interposer)的包装和圆片级包装(wafer-level) 的可靠性试验数据。其失效机制的循环条件方面总结如下。表一、CSP 装配可靠性的数据包装类型简图(不按比例) 循环条件 总循环数失效/样品I/O数 参考(说明)-196160C-65150C-65150C-55125C-55125C5.8 周期 /小时 130116375010001000无充胶*500600 0/30/460/7
34、84/78*0/781/83/8 1881884640 DiStefano, T., Fjelstad, J. (1996, April). Chip-scale packaging meets future design needs. Solid State Technology.Greathouse, S. (Feb. 1997). Chip-scale package solutions-The pros and cons. Proceedings of Second International Conference on Chip-Scale Packaging. CHIPCON 97
35、.*4/78 right after 1,000 cycles in leadLall, P. (May 1998). Assembly level reliability characterization of chip-scale packages. 48th Electronic Component & Technology Conference.*Internal TAB failure.0100C(温度冲击) 2000充胶900*无充胶PWB1.6mm NA 220 Ianzone, R. (Feb. 1997). Ceramic CSP: A low cost, adptive i
36、nterconnect, high density technology. Proceedings of Second International Conference on Chip-Scale Packaging, CHIPCON.*Private Communication 温度膨胀系数经过吸收的 (CTE-absorbed)CSP表一显示了对于一个 CTE 不匹配经过释放的包装的温度循环试验结果。该包装使用象 IC 内部连接一样的 TAB(tape-automated-bond)，一个有弹性的内连器和共晶锡球。这个与 TAB 内连接的弹性关联的有弹性的内连器减少芯片CTE 23 ppm
37、 (parts per million)/C与 PWBFR-4 的 CTE 415 ppm/C之间的温度膨胀差别。这种包装已经显示其可靠性和稳固性，无需底部充胶。在表一中的温度循环/冲击是针对 FR-4 上的链型包装，是从液态氮温度(-196C)到热油 (160C)温度范围内进行的。由于焊接点的低应力状态，没有观察到焊接点的疲劳失效机制，失效转移到具有高不匹配应力水平的 TAB 内连接的脚跟部分。当使用柔软的金引脚时，发现有重要的改善。在-65 C150C 范围内循环高达 2,000 次，金质的没有显示失效。与在极度低温与高温下装配暴露有关的温度循环屏蔽试验结果是不现实的，因此，它们的失效机制
38、可能对现场失效(field failure)不具代表性。由于极度高温暴露，一个这种失效是接近玻璃态转化温度(Tg)，或者聚合材料开始变软的温度时， FR-4 的扩孔和变形。如果温度变得接近或超过 Tg，那么 PWB 材料显示严重的损坏。在-65C 到 150C 温度循环范围内，FR-4 电镀通孔(through-hole) 发现有大量的内孔爆裂失效。表一也包括来自两个用户的最新结果。失效的循环数比这个包装的供应商提供的少得多。来自英特尔(Intel)1997 年底发表的数据也显示这个包装失效的循环数比来自摩托罗拉 1998 年五月发表的较高。前一个研究者被认为是有一个受控的元件包装供应商，而后
39、者的包装来自不同的品排。极度的 CTE 不匹配对一个圆片重新分配(wafer-redistributed)包装的装配的温度循环试验结果在表一中显示。在这个包装中，一个薄片金属/聚合物重新分配锡球在芯片上的位置，以保证这些与表面贴装脚印兼容。这个包装类型的高度因为从裸芯片的金属聚合层厚度而增加。这个增加的层通常将不吸收芯片与板之间的 CTE 不匹配，因此，这个包装的装配可靠性预计与受控塌落芯片连接(C4, controlled collapse chip connection)装配很相似。没有底部充胶材料，装配好的包装在受到 0100C 之间的温度循环时达不到 40 个循环就失效。对于这些包装类
40、型，底部充胶通常要求达到装配可靠性的可接受水平。经过底部充胶的装配循环达到 2,000次都不会失效。刚性内连器的陶瓷包装非圆片级的陶瓷包装在没有底部充胶时仍显示合理的装配可靠性。表一包括在 FR-4 上的一个陶瓷包装的温度循环结果。陶瓷 CSP 使用多层陶瓷(MLC, multilayer ceramic)一样的设计规则，温度压缩和金接线球的一级内连接选择，焊接倒装芯片和引线接合。强度、刚性、共面性和包装的容室是很好的。在一个 0.6mm、低 Tg 温度的 FR-4 上的包装装配在-40C125C 之间大约 600 个温度循环失效。较厚的FR-4 预计在暴露到 125C 时显示较好的刚性，对本
41、研究使用了接近低 Tg 的 FR-4 聚合体的温度。表面贴装，预计 CSP 可靠性在 JPL 已经研究了传统表面贴装包装的可靠性。28 与 20 脚的引脚芯片载体(LCC, leaded chip carrier)和 68 脚翅型(gull wing)装配的循环失效试验数据点及其 Weibull 分布在图四中显示。为了比较，也包括了低引脚数的 CSP 的预计失效循环次数。图四包括来种图表：LCC 与翅型的分布图和 CSP 的单数据点。对于分布图，选择从 Y 轴的累积百分比(例如，50%)，然后从 X 轴找到失效的循环数(例如，对 20 脚的 LCC 大约 700 次循环)。对于 CSP，Y 轴没有值，条的高度代表失效的循环数，其值由 X 轴定义。例如，Hitachi(Tessera)40 DRAM 装配数据在-55100C 循环可达将近 2000 次。可是，由其它公布的新数据显示对于来自不同供应商的包装的循环次数低得多，在该条的顶部上的箭头所显示。对于 LCC，从 -55C100C 的温度循环有 246 分钟的持续时间。失效分布百分比是使用一个中间
