1、针对于高速闪存模数转换器的新编码方案 摘要 对一种使用 Wallace tree 高速模拟数字转换器新编码方案的描述。它提供了一种整体错误的筛选并且定期优化拓扑结构信号的传输方式。本文是对一个应用5 位 1.4-GHz Arsenide encoders 模数转换器的描述。 1 介绍 当设计一个高速 A/D 转换器时，主要关注的问题之一就是能否提供一个最适合高转速要求的编码器。高速转换器通常包括闪存结构。在闪速转换器中，比较器产生被称为“温度计码”的输出模式。最常用的编码器通常将检测到的 一与零转换成“温度计代码”，以解决ROM 或通过有线或门矩阵转换其定位为一个二进制输出。 这些方法目前对于
2、高速 A/D 转换有两大缺陷。 首先，由于电容耦合和米勒效应，全局信号传播距离过大，从而引起稳定时间的升高。 其次，我们必须考虑比较器的亚稳态错误概率。当比较锁存器被从透明切换为再生“锁定”模式， 瞬间出现在输出可以近似由下面的表达式计算 1: 其中， V 是所述锁存器的输出， A 是前置放大器的增益， Vi 是输入电压， t 是因为正反馈时间和 T 是锁存器时间常数。 随着采样率的增加，时间锁存器正反馈减少，满足了亚稳态概 率远高于错误率的要求。 在低速应用中，假设非稳态比较器是正确的，人们通常就只会考虑亚稳态的概率。 在高速应用中，随着锁存器时钟抖动的日益重要，由于采样率在高速应用中的不匹
3、配和噪声，我们必须考虑到，在闪存斜坡比较器可以生成一个错误的响应，显示出一些“泡沫”温度计码（知道这个名字是因为类似的泡沫出现在一个水银温度计上）。 这些错误 ,如果他们没有被过滤 ,会导致两个或两个以上的一和零被转移 ,根据编码器结构 ,在编码器输出上系统会出现一个的大误差。 因此 ,在采样率增长前需要纠正编码 ,而且每一个高速转换器都需要一个能准 确误滤错误的比较器和编码器。 在所有以前描述的误差修正方法 ,其中两个引人注意 : “比特交换” 2 ，只要一个人在心中想象水银温度计用Mangelsdorf 的方法 3 来试图消除泡泡就很容易理解。 这些编码器有三个不同的阶段 :纠错、一与零过
4、渡检测 ,最后编码。虽然它们很有趣并非常适于高速转换，它们显示全局信号传播缺只提供一个局部误差滤波，所以编码后它不可能保证不存在残余误差。 为了克服这些缺点 ,我们为了高速模拟数字转换特别开发了一个新的编码器方案。 2 编码器的描述 考虑到“比特交换”的方法，我们可以 观察到它的算法在数学上等同于比较器逻辑上的输出数量。 我们的目标是使用一个简单的单级逻辑结构来实现这种算法。 这结构使用的是在计算机算法领域众所周知的“ Wallace tree” ，来实现高速乘法器 4的。其结构是在图 1 的解释。 图 1.Wallace tree 编码器的一个 4 位闪存转换例子 Wallace tree
5、是基本加法单元建立 的。在第一逻辑电平，每一个单元计数在其条目输出逻辑 1 的数量，并输出 2 位二进制编码。 图 2.一个加法器的输出响应 这第一阶段后 ,为了得到一个规则的拓扑结构 ,一个好的办法就是 增 加相邻 单元 的 2 位 2 进制数 ，给 3 位二进制输出 ， 以获得转换器的最终二进制输出代码。 一个 N 位模数转换器基本的基本加法单元数量由下式给出： 和关键路径是： 实现这种编码算法用 Wallace tree 是最简单和最经济（的芯片面积）的。它相对于更多的传统编码器优势如下。 由于树的拓扑结构，大大减少了数字信号传输的长度和寄存电容。由于编码器的内部结构，层次之间比较被消除
6、，所以它没有较大的误差。例如，一个远离过渡区域的气泡（这意味着一些比较器确切的坐落在一到零过渡点的周围）只能产生 1 LSB 的最大误差，而编码器可以优先考虑本身作为过渡，从而实现局部误差校正。 此编码器可以保证，模拟 - 数字转换器在速度方面的限制不会出现。 3 优化 已开发的计算机算法的理论使我们能够提高编码器的性能，只要我们接受它的芯片面积和功率消耗。 Wallace tree 能将整体划分为一些子斜坡比较器（是因为不拘的原因斜坡比较器被划分成一些子零件），并通过高性能加法器增加比较器的部分结果，如超前位或 Brent-kung 加法器。 Wallace tree 编码器可以在每个逻辑阶
7、段形成流水线，使采样速率频率可以在理论上提高到： 4 讨论 在本节中 ,我们将讨论这个编码器在算法性能和功耗方面相对于其他泡沫编码器的优点和缺点 。 4.1 算法的性能 A.局部比较 在局部， Wallace tree 和 bit swapping 是完全相同的。在过渡区，Wallace tree 的编码器 Mangelsdorf 看起来非常相似，如图 3 所示。在通常情况（图 1，对应于一个单一的互换），两者输出的代码是完全相同的，如模式 4。 当一个单一的气泡位于过渡区域上方或下方（模式 2 和 3）时，有一个小的差异。我们的编码器把这个差异考虑在内，而另一个把它作为错误并 且删除它。这两
8、个编码器之间的平均差低于 1 LSB。 图 3 不同算法的例子 B.整体比较 在许多情况下 ,编码器因为布局的原因被划分为一些子零件。在更多或更少的芯片上布置斜坡比较器 是不可能。例如，一个 8 位闪存转换器，通常分为 4 块 64个比较器或 8 块 32个比较器。 在这种情况下，编码器被分成 4 个或 8 个部分，并且可以在局部地每一部分内实现错误过滤。因为每一块可以显示一到零过渡，所以当输入信号位于两块的边界时会出现问题。 为了决定哪块包含正确过渡，必须加入一个包含校正方案 3或抑制电路 7的附加电路。在这种情况下，校正误差被限制为 16LSB。 比如 bit swapping ，一个 8
9、 位转换器需要 128 个逻辑阶段来进行全局误差过滤，这是不现实的。 相反， Wallace tree 可以很容易的划分成一些子零件并且没有附加电路，这相对于先前的编码器是一个优势。 4.2 功率消耗 Wallace tree 每个加法器单元执行两个功能，携带和加法。根据该技术，这些单元可以实现至少两个逻辑门。 例如，对于一个 8 位的转换器有 247 个加法器单 元（参见公式 2），这意味着至少有 494 个逻辑门。在 Mangelsdorfs 的编码器中，每第一级误差抑制中有 22n个在第一级误差抑制的单元，每个单元执行两个逻辑函数。这说明一个 8 位转换器至少有 508 个由有线或矩阵的
10、编码器增加了整体消耗。 这证明了，这两个编码器的功率消耗是在相同的数量级的。根据这技术， Wallace tree 编码器节省一些，但这不是一个选择标准。 5 应用 编码器已被应用到一个 5 位模 -数转换器，它被设计为一个有闪光，半闪光或子区域结构的 8 位高速转换器，用来测试车辆。 除了先前所描述的优点， 该编码器在 Arsenide encoders 中特别有利，因为两个理由： 使用有线或矩阵的 Arsenide encoders 编码器，在预期采样率阶段有一个很高的功率消耗。这个编码器可以通过使用在 7中描述的新型 GaAs动态 PCFL 系列来实现高速低功耗。 在模拟中，转换器的时钟
11、频率可高达 1.4GHz，采样率的限制是由转换器的模拟部分施加。此外，这个编码器的功耗与模拟功耗相比的差距几乎可以忽略不计。 结论 本文描述的是一个使用 Wallace tree 模拟数字转换器的新编码方案。它的优点在于 它不会大范围 出现错误 (故障 ),这使得它非常适合注重出错率的地方。 参考文献 1 H. Veendrick, “The behaviour of flip-flops used as synchronisers and prediction of their failure rate”, IEEE J . Solid-state Circuits, vol. SC-15,
12、no. 2, pp. 169-176, Apr. 1980. 2 V. E. Garuts, Y. S. Yu, E. 0. Traa, and T. Yamaguchi, “A dual 4-bit, 2-GsIs analog-todigital converter using a 70-ps-silicon bipolar technology with borosenic-poly process and coupling-base implant”, IEEE J. Solid-state Circuits, vol. SC-24, no. 2, pp. 216-222,Apr. 1
13、989. 3 C. Mangelsdorf, “A 400-MHz Input Flash Converter with Error Correction”, IEEE J . Solid-State Circuits, vol. 25, no. 1, pp. 184-191,Feb. 1990. 4 C. S. Wallace, “A suggestion for a fast multiplier”, IEEE Trans. on Electronics Computers, Feb. 1964, pp. 14-17. 5 J.Yuan and C. Svensson, “High-spe
14、ed CMOS circuit techniques”, IEEE J . Solid-state Circuits,vol. 26, no. 9, pp. 1302-1308, Sep. 1991. 6 Y. Nejime, M. Hotta, and S. Ueda, “An 8-b ADC with Over-Nyquist Input at 300-Ms/s Conversion Rate”, IEEE J . Solid-state Circuits,vol. SC-24, no. 1, pp. 62-70, Feb. 1989. 7 R. Kanan, B. Hochet, M. Declercq. “Pseudo-Complementary FET Logic (PCFL) : A Low-Power Logic Family in GaAs”, IEEE J. Solid-State Circuits, vol. 31, no. 7, pp. 992-1000,Jul. 1996
