1、毕业设计文献综述电子信息科学与技术集成电路低功耗设计方法研究摘要随着IC制造工艺达到纳米级，功耗问题已经与面积、速度一样受到人们关注，并成为制约集成电路发展的关键因素之一。同时，由于电路特征尺寸的缩小，之前相比于电路动态功耗可以忽略的静态漏功耗正不断接近前者，给电路低功耗设计提出了新课题，即低漏功耗设计。本文将分析纳米工艺下芯片功耗的组成和对低漏功耗进行研究的重要性，然后介绍目前主要的低功耗设计方法。此外，由于ASIC技术是目前集成电路发展的趋势和技术主流，而标准单元是ASIC设计快速发展的重要支撑，本文在最后提出了标准单元包低漏功耗设计方法，结合电路级的功耗优化技术，从而拓宽ASIC功耗优化
2、空间。关键字低功耗，标准单元，ASIC设计前言自1958年德克萨斯仪器公司制造出第一块集成电路以来，集成电路产业一直以惊人的速度发展着，到目前为止，集成电路基本遵循着摩尔定律发展，即集成度几乎每18个月翻一番。随着制造工艺的发展，IC设计已经进入了纳米级时代目前国际上能够投入大规模量产的最先进工艺为40NM，国内的工艺水平正将进入65NM；2009年，INTEL酷睿I系列创纪录采用了领先的32NM工艺，并且下一代22NM工艺正在研发中。但伴随电路特征尺寸的减小，电路功耗数值正呈指数上升，集成电路的发展遭遇了功耗瓶颈。功耗问题已经同面积和速度一样受到人们重视，成为衡量IC设计成功与否的重要指标之
3、一。若在设计时不考虑功耗而功利地追求集成度的提高，则可能会使电路某些部分因功耗过大引起温度过高而导致系统工作不稳定或失效。如INTEL的15GHZPENTIUM处理器，拥有的晶体管数量高达4200万只，功率接近95瓦，整机生产商不得不为其配上了特大号风扇来维持其正常工作。功耗的增大不仅将导致器件的可靠性降低、芯片的稳定性下降，同时也给芯片的散热和封装带来问题。因此，功耗已经成为阻碍集成电路进一步发展的难题之一，低功耗设计也已成为集成电路的关键设计技术之一。一、电路功耗的组成CMOS电路中有两种主要的功耗来源，动态功耗和静态功耗。其中，动态功耗包括负载电容的充放电功耗交流开关功耗和短路电流引起的
4、功耗；静态功耗主要是由漏电流引起的功耗，如图1所示。图1CMOS反相器功耗形成示意图功耗的计算公式如下LEAKAGEDYNTOTALPPPSHORTDDDDLDYNIVFVCP2LEAKAGEDDLEAKAGEIVP其中为开关活动性，LC是负载电容，DDV代表电源电压，F代表工作频率，SHORTI表示短路电流，LEAKAGEI表示静态漏电流。由于短路电流较小，可通过合理选择器件尺寸使其控制在可接受的范围内，所以负载充放电功耗在动态功耗中占了主要地位。同时，在之前的工艺中，负载电容充放电功耗也是电路总功耗的主要来源（静态功耗较小，可以忽略），因此减小电路的充放电动态功耗成为当时的主要低功耗设计目
5、标。发展到现在，对于动态功耗控制技术的研究已相对成熟。电路静态功耗是电源电压和漏电流的乘积，漏电流又主要有亚阈值漏电流和栅极漏电流组成。亚阈值漏电流的产生是由于在晶体管关断时，电路中的电流并非为理论上的零，而是存在有一小股由漏极流向源极的漏电流；栅极漏电流则是因为载流子在强电场作用下引起的隧穿效应而产生的。由于芯片的漏电流会随温度变化，所以当芯片发热时，静态功耗会呈指数上升。同时，漏电流的大小会因为电路特征尺寸的减小而增加，当COMS工艺发展到现在的纳米级时，漏电流引起的静态功耗也正在不断接近达到动态功耗的水平。图2揭示了随着工艺进步，动态功耗和静态功耗的变化趋势。图2INTEL公司CPU单位
6、面积功耗变化趋势图中白色柱状图表示晶体管集成度以100程度提高时，动态和静态功耗变化趋势，灰色柱状图表示晶体管集成度以50程度提高时，动态和静态功耗变化趋势。可见，若CPU集成度以50提高时，尽管动态功耗不断下降，但静态功耗急速提升，总功耗仍将不断攀升；若集成度采用传统习惯的100提高，则两者功耗都在增大，而静态功耗的比例会越来越重；当达到45NM工艺时，静态与动态功耗基本持平。注意到，图中的纵坐标是以10倍比例递增的，可见功耗增长速度之快。因此，研究电路的静态功耗已成为低功耗设计不可忽略和回避的问题，并且将导致低功耗设计研究方向和重心的偏移。低漏功耗的研究对于集成电路的进一步发展具有至关重要
7、的影响。二、功耗优化技术功耗分为动态功耗和静态功耗，功耗优化技术亦可分为两类。目前动态功耗优化方面主要有1多电源供电法，即对芯片中高性能模块供高电压，低性能模块供低电压，这种方法目前在手持设备芯片中用的较多。2时钟屏蔽法，目前芯片的时钟信号要消耗4050的动态功耗，所以在芯片工作时，将闲置模块内的时钟信号屏蔽掉，可以节约大量的动态功耗。3动态功耗管理方法，如动态变频法，即在芯片工作负荷较小时，降低工作频率和供电电压，以达到降低动态功耗的目的；此外在工作温度超限时，也自动进行降频，达到保护芯片的目的。4多核并行运算法，通过多核并行分担工作负荷，使芯片可以使用较低的工作频率满足同样性能要求，同样达
8、到降低动态功耗目的。静态功耗优化包括亚阈值漏电流和栅极漏电流优化。在栅极漏电流优化方面，由于PMOS晶体管的隧穿电流大大低于NMOS，导致PMOS晶体管的栅漏电流远低于NMOS，所以P型电路成为重要的研究方向，就目前来说，使用输入端重排序法，可以使栅极漏电流的产生概率最小。在亚阈值漏电流优化方面，主要有1双阈值电压法，即在同一电路中用低阈值电压降低延时，用高阈值电压降低漏电流。2沟道宽度调节法，主要通过增大宽度来增加驱动能力，减小宽度来降低亚阈值电流。3沟道长度调节法，增加长度可以有效地减小亚阈值漏电流，缺点是显著增大逻辑门的延时。4组合优化法，可以用以上3种手段结合，以获得更好的优化效果。综
9、合应用上述技术和方法可以有效的降低电路功耗，但是其中大部分低功耗设计技术尚没有应用到低功耗标准单元设计中，因此，如何有效应用已有的电路级低功耗技术开展低功耗标准单元和低功耗ASIC设计是一项有意义的科研探索。三、基于标准单元低功耗设计ASIC设计主要有全定制设计和半定制设计方法。全定制方法是完全由设计师根据工艺，以尽可能高的速度和尽可能小的面积及完全满意的封装，独立地进行芯片设计。这种方法虽然灵活性高，而且可以达到最优的设计性能，但是要花费大量的时间与人力来进行人工的布局布线，而且一旦需要修改内部设计，将不得不影响到其它部分的布局。所以，它的设计成本相对较高，适合于大批量的ASIC芯片设计。半
10、定制设计是基于标准单元包的设计，在已有的标准单元基础上进行电路设计，连接和测试等，设计者不需考虑标准单元内部结构的设计，因而降低了设计成本，周期以及设计难度。它更多地利用了EDA系统来完成布局布线工作，下图描述了大致描述了基于标准单元的基本设计流程。图3基于标准单元包的设计流程标准单元是ASIC半定制设计的基础，低功耗ASIC芯片的设计与实现依赖于低功耗的标准单元。因此如何进一步降低标准单元的功耗，探索低功耗标准单元的创新设计方法和技术具有重要的学术意义和实用价值。标准单元设计的主要设计包括标准单元的定义及其特征确定、电路设计和模拟、功能验证、版图设计和验证、参数提取等。传统ASIC低功耗设计
11、技术停留于逻辑级和算法级的功耗优化，使电路级的功耗优化技术未能有效的应用于低功耗ASIC的设计。若能够结合电路级的功耗优化技术（如双阈值技术，沟道长度调制技术等），应用于标准单元包的设计，则能进一步拓宽ASIC功耗优化空间。本课题将研究低漏功耗标准单元包的设计，并基于低漏功耗标准单元包的ASIC设计，应用主流EDA工具软件设计中等规模的ASIC设计，用以验证所提出技术的有效性，为低功耗ASIC设计技术积累有益的经验。总结集成电路发展遭遇功耗瓶颈，低功耗已成为IC设计的必然要求。在低功耗设计中，针对电路动态功耗控制技术的研究相对成熟，并有许多成果，但随着制造工艺的进步，静态功耗急剧增大，成为低功
12、耗设计的另一难题。目前，低漏功耗设计技术正处于起步阶段，且大部分技术停留于逻辑级和算法级的功耗优化。鉴于ASIC技术是当今集成电路发展的趋势和技术主流，若能够结合电路级的静态功耗优化技术（如双阈值技术，沟道长度调制技术等），应用于标准单元包的ASIC设计，则能进一步拓宽功耗优化空间，为低功耗设计积累经验。因此提出并探索研究低漏功耗标准单元包的创新设计方法和技术具有重要的学术意义和实用价值的。参考文献1骆祖莹,洪先龙,芯片功耗与摩尔定律的终结A,国家基金委信息学部“计算机科学面临的挑战“高层研讨会,中国,厦门,20032SNARENDRA,DBLAAUW,ADEVGANANDFNAJMLEAKA
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14、ELLLIBRARYJSYMPOSIUMONQUALITYOFELECTRONICDESIGN,2009,1062676HOKIM,YSHIN,HKIMANDIEOPHYSICALDESIGNMETHODOLOGYOFPOWERGATINGCIRCUITSFORSTANDARDCELLBASEDDESIGNJPROCDESIGNAUTOMCONF,PP109,20067徐勇军,骆祖莹,李晓伟,李华伟双阈值CMOS电路静态功耗优化N计算机辅助设计与图形学学报,2003,1532642698PGUPTA,ABKAHNGANDPSHARMAAPRACTICALTRANSISTORLEVELDUALT
15、HRESHOLDVOLTAGEASSIGNMENTMETHODOLOGYJISQED,20054214269PGUPTA,ABKAHNG,SHARMAPETALSELEVTIVEGATELENGTHBIASINGFORCOSTEFFECTIVERUNTIMELEAKAGECONTROLADESIGNAUTOMATIONCONFERENCECIEEE,200432733010KAHNGAB,SHARMAPANDMUDDUSIMPACTOFGATELENGTHBIASINGONTHRESHOLDVOLTAGESELECTIONATHE7THINTERNATIONALSYMPOSIUMONQUALITYELECTRONICDESIGNCIEEE,2006
