1、第三章3-5 设计一个 4 选 1 多路选择器，当选择输入信号分别取 “00”、“01”、 “10”和 “11”时，输出信号分别与一路输入信号相连。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MAX4_1 ISPORT(A,B,C,D,S1,S2 : IN STD_LOGIC;Y : OUT STD_LOGIC);END ENTITY MAX4_1;ARCHITECTURE HF1 OF MAX4_1 ISSIGNAL SS : STD_LOGIC_VECTOR (0 TO 1);BEGINSS Y Y Y Y NULL;END CASE;E
2、ND PROCESS;END HF1;3-6 设计一个 7 人表决电路，参加表决者 7 人，同意为 1，不同意为0，同意者过半则表决通过，绿指示灯亮；表决不通过则红指示灯亮。设计思路 ：根据 7 人表决电路设计要求，7 人中至少有 4 个通过才可以表决通过，故可以在程序中设置一个变量 TEMP，使其在表决电路中遇 1 则加 1，遇 0则加 0（设计中 1 表示通过，0 表示不通过） 。当 TEMP=4 时，表示表决通过，当 TEMPOUTPUTOUTPUT Y Y Y YNULL; -其它情况为空值END CASE; -CASE 语句结束END PROCESS; -PROCESS 进程语句结束
3、END ARCHITECTURE ONE;4-7 使给出 1 位全减器的 VHDL 描述 ,要求 :首先设计 1 位半减器 ,然后用例化语句将它们连接起来。设 X 为被减数， Y 为减数， SUB_IN是借位输入， DIFF 是输出差 ,SUB_OUT 是借位输出。(1.1)：实现 1 位半减器 H_SUBER(DIFF=X-Y；S_OUT=1,XXIN,Y=YIN, DIFF=A, S_OUT=B);U2:H_SUBER PORT MAP(X=A, Y=SUB_IN, DIFF=DIFF_OUT,S_OUT=C);SUB_OUT E,B=CIN,CO=F,SO=SUM);U3:OR2A PO
4、RT MAP(D,F,COUT);END ART3;第五章5-1.试说明实体端口模式 BUFFER 和 INOUT 的不同之处？答： BUFFER 端口：缓冲模式，具有读功能的输出模式，即信号输出到实体外部，但同时也在内部反馈使用，不允许作为双向端口使用。而 INOUT 端口：双向模式，即信号的流通是双向的,既可以对此端口赋值，也可以通过此端口读入数据。5-2.VHDL 的数据对象有哪几种？它们之间有什么不同？答：VHDL 的数据对象有三种：信号、变量、常量。 它们之间的的区别如下：信号赋值至少有 延时，而变量和常量没有;信号除当前值外，有许多相关信息，变量只有当前值，常量的值在设计实体中始终不变;进程对信号敏感而对变量及常量不敏感;信号可以是多个进程的全局信号，变量只在定义它们的顺序域可见，而常量的使用范围取决于它被定义的位置;信号是硬件连线的抽象描述信号赋值，赋值符号 DIFF DIFF DIFF DIFF DIFF DIFF DIFF DIFF DIFF0); ELSIF CLKEVENT AND CLK=1 THEN
